一種fpga虛擬io片間互連電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信技術(shù)領(lǐng)域，特別是涉及一種FPGA虛擬1片間互連電路。
【背景技術(shù)】
[0002]自1985 年推出全球第一款 FPGA((Field-Programmable Gate Array，現(xiàn)場可編程門陣列)產(chǎn)品以來，F(xiàn)PGA便開始占據(jù)IC(Integrated Circuit，集成電路)設(shè)計驗證的主流，并依賴其特有的優(yōu)勢開始逐漸替代單獨的定制芯片。與此同時，隨著微電子行業(yè)的急速發(fā)展，IC設(shè)計驗證所需的邏輯資源也在急速增加，單獨的FPGA所具有的邏輯資源往往不能滿足IC設(shè)計驗證的需求，這時就需要將2片甚至多片F(xiàn)PGA進(jìn)行互聯(lián)來拓展資源，但是由于FPGA片間互聯(lián)占據(jù)過多的接口 1 (Input/Output，輸入/輸出)，又嚴(yán)重局限了 IC設(shè)計驗證的發(fā)展。
[0003]隨著serdes (SERializer (串行器)/DESerializer (解串器)的簡稱)接口技術(shù)的出現(xiàn)，開始出現(xiàn)了一些采用時分多路復(fù)用(TDM)技術(shù)的虛擬1方案。但是由于低頻率的標(biāo)準(zhǔn)時鐘和固定的數(shù)據(jù)位寬所造成的低帶寬、低速率、高誤碼率傳輸，嚴(yán)重局限了該技術(shù)方案的應(yīng)用環(huán)境，這給IC設(shè)計驗證提供的幫助并不是很大。

【發(fā)明內(nèi)容】

[0004]鑒于上述問題，提出了本發(fā)明實施例以便提供一種克服上述問題或者至少部分地解決上述問題的一種FPGA虛擬1片間互連電路。
[0005]為了解決上述問題，本發(fā)明實施例公開了一種FPGA虛擬1片間互連電路，包括:時鐘模塊，所述時鐘模塊用于提供時鐘；發(fā)送FPGA端電路，所述發(fā)送FPGA端電路與所述時鐘模塊相連，所述發(fā)送FPGA端電路包括:數(shù)據(jù)編碼模塊，所述數(shù)據(jù)編碼模塊用于對輸入的初始數(shù)據(jù)、數(shù)據(jù)控制信號以及數(shù)據(jù)有效信號進(jìn)行統(tǒng)一編碼，并生成編碼數(shù)據(jù)；第一異步FIFO (First In First Out，先進(jìn)先出)，所述第一異步FIFO用于緩存所述數(shù)據(jù)編碼模塊根據(jù)所述時鐘模塊提供的編碼時鐘和異步FIFO寫協(xié)議寫入的所述編碼數(shù)據(jù)；發(fā)送模塊，所述發(fā)送模塊用于根據(jù)異步FIFO讀協(xié)議和所述時鐘模塊提供的并行時鐘從所述第一異步FIFO讀取至少兩位數(shù)據(jù)，以及同時根據(jù)所述并行時鐘產(chǎn)生差分串行時鐘，并發(fā)送所述至少兩位數(shù)據(jù)和所述差分串行時鐘，直至發(fā)送全部所述編碼數(shù)據(jù)；傳輸模塊，所述傳輸模塊與所述發(fā)送FPGA端電路相連，所述傳輸模塊用于傳輸所述編碼數(shù)據(jù)和所述差分串行時鐘；接收FPGA端電路，所述接收FPGA端電路與所述傳輸模塊和所述時鐘模塊分別相連，所述接收FPGA端電路包括:接收模塊，所述接收模塊用于接收所述至少兩位數(shù)據(jù)和所述差分串行時鐘，直至接收全部所述編碼數(shù)據(jù)；第二異步FIF0，所述第二異步FIFO用于緩存所述接收模塊根據(jù)所述異步FIFO寫協(xié)議和所述差分串行時鐘寫入的所述至少兩位數(shù)據(jù)，直至寫入全部所述編碼數(shù)據(jù)；數(shù)據(jù)解碼模塊，所述數(shù)據(jù)解碼模塊用于根據(jù)所述異步FIFO讀協(xié)議和所述時鐘模塊提供的解碼時鐘從所述第二異步FIFO讀取所述編碼數(shù)據(jù)，并將所述編碼數(shù)據(jù)同步解碼成所述初始數(shù)據(jù)、所述數(shù)據(jù)控制信號以及所述數(shù)據(jù)有效信號。
[0006]優(yōu)選地，所述數(shù)據(jù)控制信號的時鐘與所述初始數(shù)據(jù)的時鐘同步，所述數(shù)據(jù)控制信號、所述初始數(shù)據(jù)與所述數(shù)據(jù)有效信號同步有效。
[0007]優(yōu)選地，所述編碼數(shù)據(jù)包括η位數(shù)據(jù)，其中，所述數(shù)據(jù)有效信號位于所述η位數(shù)據(jù)的第η位，所述數(shù)據(jù)控制信號位于所述η位數(shù)據(jù)的第(η-1)位，所述初始數(shù)據(jù)位于所述η位數(shù)據(jù)的低(η-2)位，其中，η為大于2且可調(diào)整的整數(shù)。
[0008]優(yōu)選地，所述傳輸模塊為LVDS(Low-Voltage Differential Signaling，低壓差分信號)差分通道。
[0009]優(yōu)選地，所述編碼時鐘和所述解碼時鐘為頻率可調(diào)整的時鐘。
[0010]優(yōu)選地，所述時鐘模塊包括晶振和與所述晶振相連的MMCM(Mixed-Mode ClockManager,混合模式時鐘管理器)。
[0011 ] 優(yōu)選地，所述編碼時鐘、所述并行時鐘和所述解碼時鐘為由所述MMCM產(chǎn)生的同源時鐘。
[0012]優(yōu)選地，所述發(fā)送模塊包括:并串轉(zhuǎn)換模塊，所述并串轉(zhuǎn)換模塊用于根據(jù)所述異步FIFO讀協(xié)議和所述并行時鐘從所述第一異步FIFO讀取所述至少兩位數(shù)據(jù)，并將所述至少兩位數(shù)據(jù)分割成多段串行數(shù)據(jù)，以及同時產(chǎn)生串行數(shù)據(jù)參考時鐘和根據(jù)所述并行時鐘產(chǎn)生串行發(fā)送時鐘，直至將全部所述編碼數(shù)據(jù)分割成多段串行數(shù)據(jù)；串行器，所述串行器用于對所述多段串行數(shù)據(jù)進(jìn)行比特串行化處理，并根據(jù)所述串行發(fā)送時鐘發(fā)送所述比特串行化處理后的多段串行數(shù)據(jù)；0BUFDS(差分輸出時鐘緩沖器)，所述OBUFDS用于將所述串行數(shù)據(jù)參考時鐘處理為所述差分串行時鐘，并發(fā)送所述差分串行時鐘。
[0013]優(yōu)選地，所述接收模塊包括:解串器，所述解串器用于將所述比特串行化處理后的多段串行數(shù)據(jù)進(jìn)行并行化恢復(fù)為所述多段串行數(shù)據(jù)；IBUFGDS(差分輸入的全局時鍾緩沖區(qū))，所述IBUFGDS用于將所述差分串行時鐘處理為單端串行時鐘；串并轉(zhuǎn)換模塊，所述串并轉(zhuǎn)換模塊用于根據(jù)所述單端串行時鐘將所述多段串行數(shù)據(jù)并行化恢復(fù)為所述至少兩位數(shù)據(jù)，直至恢復(fù)所述編碼數(shù)據(jù)。
[0014]優(yōu)選地，所述串行器和所述解串器分別包括serdes接口。
[0015]本發(fā)明實施例包括以下優(yōu)點:
[0016]第一，采用深度可變的第一異步FIFO和第二異步FIF0，從而發(fā)送FPGA端電路和接收FPGA端電路可以根據(jù)IC設(shè)計和異步FIFO讀寫協(xié)議在很大的范圍內(nèi)隨意改變第一異步FIFO和第二異步FIFO接口時鐘的頻率和數(shù)據(jù)的位寬，不僅大大增大了數(shù)據(jù)傳輸?shù)乃俾屎蛶?，還大大增強(qiáng)了 IC設(shè)計驗證的靈活性；
[0017]數(shù)據(jù)編碼模塊和數(shù)據(jù)解碼模塊進(jìn)行有效精確的編解碼，保證了數(shù)據(jù)的精確傳輸，降低了傳輸數(shù)據(jù)的誤碼率；
[0018]編碼時鐘、并行時鐘和解碼時鐘為同源時鐘，從而避免了因時鐘相位偏差造成數(shù)據(jù)采樣的偏差，降低了傳輸數(shù)據(jù)的誤碼率；
[0019]串行器和解串器分別包括serdes接口，從而可以采用serdes的時分多路復(fù)用技術(shù)的差分傳輸方法，減少了接口 10數(shù)量，降低了數(shù)據(jù)傳輸?shù)恼`碼率。
【附圖說明】
[0020]圖1是本發(fā)明的一種FPGA虛擬10片間互連電路實施例的結(jié)構(gòu)框圖；
[0021]圖2是本發(fā)明的一種FPGA虛擬1片間互連電路實施例的結(jié)構(gòu)示意圖；
[0022]圖3是本發(fā)明的一種FPGA虛擬1片間互連電路實施例中FPGA的結(jié)構(gòu)框圖；
[0023]圖4是四個圖3的FPGA進(jìn)行虛擬1片間互連實施例的結(jié)構(gòu)框圖。
【具體實施方式】
[0024]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0025]本發(fā)明實施例的核心構(gòu)思之一在于，提供一種面向跨時鐘域的FPGA虛擬1片間互連方案，以實現(xiàn)在很大的范圍內(nèi)能夠隨意增加傳輸帶寬和傳輸速率，并極大地降低誤碼率，從而給FPGA互聯(lián)接口端的操作帶來便利。
[0026]參照圖1，示出了本發(fā)明的一種FPGA虛擬1片間互連電路實施例的結(jié)構(gòu)框圖，具體可以包括如下模塊:時鐘模塊10、發(fā)送FPGA端電路20例如FPGA、傳輸模塊30和接收FPGA端電路40例如FPGA。其中，時鐘模塊10用于提供時鐘。發(fā)送FPGA端電路20與時鐘模塊10相連，發(fā)送FPGA端電路20包括:數(shù)據(jù)編碼模塊21、第一異步FIFO 22和發(fā)送模塊23。數(shù)據(jù)編碼模塊21用于對輸入的初始數(shù)據(jù)、數(shù)據(jù)控制信號以及數(shù)據(jù)有效信號進(jìn)行統(tǒng)一編碼，并生成編碼數(shù)據(jù)。第一異步FIFO 22 (異步FIFO的寫時鐘和讀時鐘可具有不同的頻率和相位)用于緩存數(shù)據(jù)編碼模塊21根據(jù)時鐘模塊10提供的編碼時鐘和異步FIFO寫協(xié)議寫入的編碼數(shù)據(jù)。發(fā)送模塊23用于根據(jù)異步FIFO讀協(xié)議和時鐘模塊10提供的并行時鐘從第一異步FIFO 22讀取至少兩位數(shù)據(jù)，以及同時根據(jù)并行時鐘產(chǎn)生差分串行時鐘，并發(fā)送至少兩位數(shù)據(jù)和差分串行時鐘，直至發(fā)送全部編碼數(shù)據(jù)。傳輸模塊30 (例如LVDS差分傳輸通道)與發(fā)送FPGA端電路20相連，傳輸模塊30用于傳輸編碼數(shù)據(jù)和差分串行時鐘。接收FPGA端電路40與傳輸模塊30和時鐘模塊10分別相連，接收FPGA端電路40包括:接收模塊41、第二異步FIFO 42和數(shù)據(jù)解碼模塊43。接收模塊41用于接收至少兩位數(shù)據(jù)和差分串行時鐘，直至接收全部編碼數(shù)據(jù)。第二異步FIFO 42用于緩存接收模塊41根據(jù)異步FIFO寫協(xié)議和差分串行時鐘寫入的至少兩位數(shù)據(jù)，直至寫入全部編碼數(shù)據(jù)。數(shù)據(jù)解碼模塊43用于根據(jù)異步FIFO讀協(xié)議和時鐘模塊10提供的解碼時鐘從第二異步FIFO 42讀取編碼數(shù)據(jù)，并將編碼數(shù)據(jù)同步解碼成初始數(shù)據(jù)、數(shù)據(jù)控制信號以及數(shù)據(jù)有效信號。
[0027]優(yōu)選地，數(shù)據(jù)控制信號的時鐘與初始數(shù)據(jù)的時鐘可以同步，數(shù)據(jù)控制信號、初始數(shù)據(jù)可以與數(shù)據(jù)有效信號同步有效。需要說明的是，數(shù)據(jù)控制信號、初始數(shù)據(jù)可以與數(shù)據(jù)有效信號同步有效表示為:當(dāng)數(shù)據(jù)有效信號有效時，數(shù)據(jù)控制信號和初始數(shù)據(jù)有效，當(dāng)數(shù)據(jù)有效信號無效時，數(shù)據(jù)控制信號和初始數(shù)據(jù)無效。
[0028]優(yōu)選地，編碼時鐘和解碼時鐘可以為頻率可調(diào)整的時鐘。優(yōu)選地，時鐘模塊10可以包括同源晶振11和與同源晶振11相連的MMCM。其中，同源晶振11可以為任意有源晶振、無源晶振中的一種。優(yōu)選地，編碼時鐘、并行時鐘和解碼時鐘可以為由MMCM產(chǎn)生的同源時鐘。
[0029]優(yōu)選地，編碼數(shù)據(jù)可以包括η位數(shù)據(jù)，其中，I位數(shù)據(jù)有效信號位于η位數(shù)據(jù)的第η位，I位數(shù)據(jù)控制信號位于η位數(shù)據(jù)的第(η-1)位，(η_2)位初始數(shù)據(jù)位于η位數(shù)據(jù)的低(η-2)位，其中，η為大于2且可調(diào)整的整數(shù)。由于第一異步FIFO 22和第二異步FIFO 42深度可變，因此，發(fā)送FPGA端電路20和接收FPGA端電路40可以根據(jù)IC設(shè)計和異步FIFO讀寫協(xié)議在很大的范圍內(nèi)隨意改變第一異步FIFO 22和第二異步FIFO 42接口數(shù)