用于零電壓處理器休眠狀態(tài)的方法和設(shè)備的制造方法
【專利說(shuō)明】
[0001] 本分案申請(qǐng)的母案申請(qǐng)日為2006年12月18日、申請(qǐng)?zhí)枮?00680050111. 7、發(fā)明 名稱為"用于零電壓處理器休眠狀態(tài)的方法和設(shè)備"。
[0002] 相關(guān)申請(qǐng)的香叉參考
[0003] 本申請(qǐng)?jiān)O(shè)及由發(fā)明人Kurts等人轉(zhuǎn)讓給英特爾公司的2004年8月31日提交的美 國(guó)申請(qǐng)No. 10/931565、由發(fā)明人化veh等人轉(zhuǎn)讓給英特爾公司的2004年9月3日提交的美 國(guó)申請(qǐng)No. 10/934034、由發(fā)明人化veh等人轉(zhuǎn)讓給英特爾公司的2004年12月28日提交 的美國(guó)申請(qǐng)No. 11/024538、由發(fā)明人化veh等人轉(zhuǎn)讓給英特爾公司的2004年7月27日提 交的美國(guó)申請(qǐng)No. 10/899674W及由發(fā)明人Jahagirdar轉(zhuǎn)讓給英特爾公司的題為"Method andSystemforOptimizingLatencyofDynamicMemorySizing"的同時(shí)提交的專利申 請(qǐng)（案卷編號(hào) 042390.P22076)。
技術(shù)領(lǐng)域
[0004] 本發(fā)明的實(shí)施例設(shè)及電子系統(tǒng)和功率管理領(lǐng)域。更具體來(lái)說(shuō)，本發(fā)明的實(shí)施例設(shè) 及用于零電壓處理器休眠狀態(tài)的方法和設(shè)備。
【背景技術(shù)】
[0005] 隨著向具有更多晶體管和更高頻率的高級(jí)微處理器如中央處理單元（CPU)發(fā)展 的趨勢(shì)繼續(xù)增長(zhǎng)，計(jì)算機(jī)設(shè)計(jì)者和制造商往往面臨功耗和能耗的相應(yīng)增大。特別是在移動(dòng) 裝置中，增大的功耗可能導(dǎo)致過(guò)熱，該可負(fù)面地影響性能，并且可能極大地降低電池壽命。 由于電池通常具有有限的容量，因此，運(yùn)行移動(dòng)裝置的處理器大于必需的可能比預(yù)期更快 地耗盡容量。
[0006] 因此，功耗仍舊是包括膝上型計(jì)算機(jī)、無(wú)線手機(jī)、個(gè)人數(shù)字助理等在內(nèi)的移動(dòng)裝置 的重要問(wèn)題。例如，在當(dāng)今的移動(dòng)裝置中，為了解決功率損耗有關(guān)問(wèn)題，可根據(jù)減少的活動(dòng) 或需求使某些組件進(jìn)入較低功率休眠狀態(tài)。
[0007] 對(duì)于一種方法，操作系統(tǒng)可支持內(nèi)置功率管理軟件接口，例如高級(jí)配置和電源接 口（ACPI)(例如高級(jí)配置和電源接口，Ver.x285, 2004年6月）。ACPI描述一種功率管理 策略，其中包括處理器和/或巧片組可支持的各種"C狀態(tài)"。對(duì)于該個(gè)策略，C0被定義為 "運(yùn)行時(shí)間"狀態(tài)，其中處理器工作在高電壓和高頻。C1被定義為"自動(dòng)暫停"狀態(tài)，其中在 內(nèi)部停止內(nèi)核時(shí)鐘。C2被定義為"停止時(shí)鐘"狀態(tài)，其中在外部停止內(nèi)核時(shí)鐘。C3被定義 為"深休眠"狀態(tài)，其中關(guān)閉所有處理器時(shí)鐘，W及C4被定義為"更深休眠"狀態(tài)，其中停止 所有處理器時(shí)鐘并將處理器電壓降到更低的數(shù)據(jù)保持點(diǎn)。還提出了各種附加的更深休眠功 率狀態(tài)巧…化。該些附加功率狀態(tài)的特征在于C1至C4功率狀態(tài)的等效語(yǔ)義，但具有不同 的進(jìn)入/退出等待時(shí)間和功率節(jié)省。
[0008] 在操作中，為了進(jìn)入更深休眠狀態(tài)，ACPI可檢測(cè)不存在對(duì)移動(dòng)處理器的新或未決 中斷的時(shí)隙。然后，ACPI策略使用輸入/輸出（1/0)控制器或其它巧片組特征使移動(dòng)處理 器進(jìn)入更深休眠狀態(tài)。
[0009] -旦使處理器進(jìn)入更深休眠狀態(tài)，就可把來(lái)自操作系統(tǒng)或另一個(gè)源的中止事件或 中斷發(fā)送給巧片組，然后巧片組將允許處理器退出更深休眠狀態(tài)。在包括更深休眠狀態(tài)在 內(nèi)的各種功率管理狀態(tài)之間進(jìn)行轉(zhuǎn)變的能力可使功率損耗能夠減小并使電池壽命能夠增 大。
[0010] 目前，通過(guò)在處理器電壓調(diào)節(jié)器電路中參考外部電壓參考，并且每當(dāng)I/O控制器 或其它集成電路斷言平臺(tái)"更深休眠"信號(hào)、如DPRSLPVR信號(hào)或其它類似信號(hào)時(shí)調(diào)節(jié)到該 個(gè)參考電壓，來(lái)完成進(jìn)入更深休眠狀態(tài)。然后，電壓調(diào)節(jié)器從第一電壓轉(zhuǎn)變到與更深休眠狀 態(tài)關(guān)聯(lián)的第二較低電壓。在退出更深休眠狀態(tài)時(shí)，在另一方向的電壓轉(zhuǎn)變隨類似指定時(shí)間 窗口發(fā)生。
[0011] 如前面所述，獲得低功率休眠狀態(tài)對(duì)于實(shí)現(xiàn)移動(dòng)裝置中更好的電池壽命是重要 的。移動(dòng)裝置市場(chǎng)是激烈競(jìng)爭(zhēng)的產(chǎn)品空間，并且該個(gè)空間的發(fā)展的關(guān)鍵領(lǐng)域之一是保持電 池壽命的低功率解決方案。
[0012] 可惜，移動(dòng)裝置中處理器的現(xiàn)有更深休眠狀態(tài)仍消耗大量功率，因?yàn)殡妷喝孕枰?施加到處理器，并且無(wú)法完全斷開(kāi)。

【發(fā)明內(nèi)容】

[0013] 根據(jù)第一實(shí)施例，提供了一種系統(tǒng)，其包括：
[0014] 圖形處理器；
[0015] 無(wú)線通信模塊；
[001引存儲(chǔ)器控制器；W及
[0017] 多核處理器，所述多核處理器包括：
[0018] 第一處理器核，所述第一處理器核保存所述第一處理器核的狀態(tài)并且進(jìn)入所述第 一處理器核斷電所采用的模式；
[0019] 第二處理器核，所述第二處理器核保存所述第二處理器核的狀態(tài)并且進(jìn)入所述第 二處理器核斷電所采用的模式；W及
[0020] 高速緩存存儲(chǔ)器，所述高速緩存存儲(chǔ)器在所述第一處理器核斷電時(shí)被供電；
[0021] 其中所述第一處理器核響應(yīng)于所述第一處理器核轉(zhuǎn)變到對(duì)所述第一處理器核供 電所采用的模式而恢復(fù)所述第一處理器核的所保存狀態(tài)，并且所述第二處理器核響應(yīng)于所 述第二處理器核轉(zhuǎn)變到對(duì)所述第二處理器核供電所采用的模式而恢復(fù)所述第二處理器核 的所保存狀態(tài)。
[0022] 根據(jù)第二實(shí)施例，提供了一種移動(dòng)系統(tǒng)，其包括：
[0023] 大容量存儲(chǔ)裝置，用于存儲(chǔ)操作系統(tǒng)；
[0024] 電池；
[00幼 圖形處理器；
[0026] 無(wú)線通信模塊；
[0027] 存儲(chǔ)器控制器；W及
[0028] 多核處理器，所述多核處理器包括：
[0029] 第一處理器核，所述第一處理器核保存所述第一處理器核的狀態(tài)并且進(jìn)入所述第 一處理器核斷電所采用的模式；
[0030] 第二處理器核，所述第二處理器核保存所述第二處理器核的狀態(tài)并且進(jìn)入所述第 二處理器核斷電所采用的模式；W及
[0031] 高速緩存存儲(chǔ)器，所述高速緩存存儲(chǔ)器在所述第一處理器核斷電時(shí)被供電；
[0032] 其中所述第一處理器核響應(yīng)于所述第一處理器核轉(zhuǎn)變到對(duì)所述第一處理器核供 電所采用的模式而恢復(fù)所述第一處理器核的所保存狀態(tài)，并且所述第二處理器核響應(yīng)于所 述第二處理器核轉(zhuǎn)變到對(duì)所述第二處理器核供電所采用的模式而恢復(fù)所述第二處理器核 的所保存狀態(tài)。
[0033] 根據(jù)第=實(shí)施例，提供了一種系統(tǒng)，其包括：
[0034] 存儲(chǔ)器控制器；
[00對(duì)I/O控制器；
[003引 時(shí)鐘發(fā)生器；W及
[0037] 多核處理器，所述多核處理器包括：
[0038] 共享L2高速緩存存儲(chǔ)器；
[0039] 存儲(chǔ)器，用于存儲(chǔ)電壓識(shí)別值；
[0040] 第一處理器核；和
[0041] 第二處理器核；
[0042] 其中所述第一處理器核和所述第二處理器核均支持核C6(CC6)狀態(tài)，其中對(duì)應(yīng)處 理器核的核狀態(tài)保存到高速緩存存儲(chǔ)器；并且
[0043] 其中所述多核處理器支持封裝休眠狀態(tài)（C6)，其中鎖相環(huán)（PLL)要掉電并且提 供給所述多核處理器的電壓電平在所述第一處理器核和所述第二處理器核進(jìn)入所述核 C6(CC6)狀態(tài)之后要轉(zhuǎn)變成對(duì)應(yīng)于所述電壓識(shí)別值的值。
[0044] 根據(jù)第四實(shí)施例，提供了一種系統(tǒng)，其包括：
[0045] 存儲(chǔ)器控制器；
[004引I/O控制器；
[0047] 時(shí)鐘發(fā)生器；W及
[0048] 多核處理器，所述多核處理器包括：
[0049] 共享L2高速緩存存儲(chǔ)器；
[0050] 存儲(chǔ)器，用于存儲(chǔ)電壓識(shí)別值；
[0051] 第一處理器核；和
[0052] 第二處理器核；
[0053] 其中所述第一處理器核和所述第二處理器核均支持核C6(CC6)狀態(tài)，其中對(duì)應(yīng)處 理器核的核狀態(tài)保存到高速緩存存儲(chǔ)器；并且
[0054] 其中所述多核處理器支持封裝休眠狀態(tài)（C6)，其中鎖相環(huán)（PLL)要掉電并且提 供給所述多核處理器的電壓電平在所述第一處理器核和所述第二處理器核進(jìn)入所述核 C6(CC6)狀態(tài)之后要轉(zhuǎn)變成對(duì)應(yīng)于所述電壓識(shí)別值的值。
【附圖說(shuō)明】
[00巧]圖1是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例轉(zhuǎn)變?nèi)牒娃D(zhuǎn)變出處理器的零電壓功率管理 狀態(tài)的過(guò)程的流程圖。
[0056]圖2A和2B是根據(jù)本發(fā)明的一個(gè)實(shí)施例可用于實(shí)現(xiàn)零電壓功率管理狀態(tài)方法的示 范系統(tǒng)的框圖。
[0057]圖3是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的專用休眠狀態(tài)SRAM高速緩存和SRAM接口 的一個(gè)示例的框圖。
[0058]圖4是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例可用于進(jìn)入零電壓處理器休眠狀態(tài)的過(guò)程 的流程圖。
[0059]圖5是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例可用于退出零電壓處理器休眠狀態(tài)的過(guò)程 的流程圖。
【具體實(shí)施方式】
[0060]在W下描述中將詳細(xì)描述本發(fā)明的各種實(shí)施例。然而，包含該些細(xì)節(jié)是為了便于 理解本發(fā)明及描述使用本發(fā)明的示范實(shí)施例。該類細(xì)節(jié)不應(yīng)用于將本發(fā)明限制于所述的具 體實(shí)施例，因?yàn)槠渌冃秃蛯?shí)施例是可能的，同時(shí)仍保持在本發(fā)明的范圍之內(nèi)。而且，雖然 闡述了許多細(xì)節(jié)W便提供對(duì)本發(fā)明實(shí)施例的透徹理解，但是本領(lǐng)域技術(shù)人員清楚，該些具 體細(xì)節(jié)對(duì)于實(shí)施本發(fā)明的實(shí)施例不是必需的。
[0061]在W下描述中，為了便于說(shuō)明，描述了具體組件、電路、狀態(tài)圖、軟件模塊、系統(tǒng)、定 時(shí)等。然而，要理解，其它實(shí)施例可適用于例如其它類型的組件、電路、狀態(tài)圖、軟件模塊、系 統(tǒng)和/或定時(shí)。
[0062] 參照?qǐng)D1，在一個(gè)實(shí)施例中，在框105,集成電路裝置如處理器例如發(fā)起到零電壓 功率管理狀態(tài)的轉(zhuǎn)變。零電壓功率管理狀態(tài)例如可W是根據(jù)2002年3月31日的高級(jí)配置 和電源接口（ACPI)規(guī)范修訂版2.Oa(并且由康柏計(jì)算機(jī)公司、英特爾公司、微軟公司、菲巧 克斯技術(shù)有限公司和東芝公司發(fā)布）的"更深休眠