專利名稱：在休眠模式期間控制信號(hào)狀態(tài)和漏電流的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在休眠模式期間控制信號(hào)狀態(tài)和漏電流。
背景技術(shù)：
一臺(tái)計(jì)算機(jī)(例如，掌上型計(jì)算機(jī)或筆記本計(jì)算機(jī))可能含有至少一種休眠模式，以便在該計(jì)算機(jī)處于非使用狀態(tài)時(shí)節(jié)約電能。在此休眠模式中，提供給計(jì)算機(jī)的特殊半導(dǎo)體封裝或芯片的一個(gè)或多個(gè)電壓電源可能會(huì)被切斷。例如，在計(jì)算機(jī)的微處理器中，休眠模式期間微處理器的低壓核心電源可能會(huì)被切斷。而高壓核心電源則保持向微處理器的輸入/輸出(I/O)電路供電。
休眠模式期間，I/O電路保持低功耗狀態(tài)(而不是被切斷)以保持微處理器的外部接口的啟用狀態(tài)。例如，休眠模式期間，在核心電路切斷時(shí)，I/O電路的一些輸出端需要保持在特定的較高或較低邏輯狀態(tài)，而該I/O電路的一些輸入端需要能將該微處理器從休眠模式中喚醒。然而，一些此類I/O電路可能也需要低壓電源以便正確的運(yùn)行。這樣，由于低壓核心電源被切斷，因此，微處理器可能包括穩(wěn)壓器，以便從高壓核心電源為I/O電路生成低電源電壓。
圖1是一個(gè)更具體的示例，它描述了I/O驅(qū)動(dòng)器5，該驅(qū)動(dòng)器包括I/O控制電路10、電平轉(zhuǎn)換器12、緩沖器/復(fù)位電路14和補(bǔ)充輸出驅(qū)動(dòng)器18。I/O控制電路10通過輸入端7接收輸入信號(hào)。在非休眠期間，I/O控制電路10通過針腳7在其輸出端提供表示電壓的信號(hào)。電平轉(zhuǎn)換器12轉(zhuǎn)換I/O控制電路10的信號(hào)邏輯電平，并通過緩沖器/復(fù)位電路14形成補(bǔ)充信號(hào)(稱為PULLUP和PULLDOWN)以驅(qū)動(dòng)輸出電路18。輸出電路18的輸出端19提供輸出信號(hào)，該信號(hào)表示通過輸入端7顯示的邏輯信號(hào)。
休眠模式期間，諸如I/O控制電路10和緩沖器/復(fù)位電路14等I/O驅(qū)動(dòng)器5的電路可將驅(qū)動(dòng)器5的輸出信號(hào)設(shè)置成預(yù)定的邏輯電平，或甚至可能描述輸出端19的三個(gè)狀態(tài)。然而，要在休眠模式期間為一些其低壓電路供電，I/O驅(qū)動(dòng)器5可包括穩(wěn)壓器25以替代休眠模式期間切斷的低壓核心電源。
例如，根據(jù)電源要求，I/O驅(qū)動(dòng)器5可包括大約三個(gè)不同的區(qū)域組件通過低壓核心電源電壓(稱為VL)供電的區(qū)域20、組件通過VL電源電壓和較高壓核心電源電壓(稱為VH)供電的區(qū)域22及組件通過VH電源電壓供電的區(qū)域24。如圖1所述，例如，I/O控制電路10可能位于區(qū)域20；電平轉(zhuǎn)換器12可能位于區(qū)域22以及緩沖器/復(fù)位電路14及輸出驅(qū)動(dòng)器18可能位于區(qū)域24。例如，VL電源電壓可能大約為1伏特，而VH電源電壓可能大約為3.3伏特。如圖1所述，I/O驅(qū)動(dòng)器5使用穩(wěn)壓器25為區(qū)域20和22生成VL電源電壓。
上述配置的問題在于I/O驅(qū)動(dòng)器5占用的管芯空間因包含穩(wěn)壓器25而變得較大。此外，使用穩(wěn)壓器25增加了在休眠模式期間消耗的功率。在電源切斷情況下，運(yùn)行此類電路的另一個(gè)困難之處在于由漏電流產(chǎn)生的功率消耗。

發(fā)明內(nèi)容
因此，一直需要有一種配置可解決上述的一個(gè)或多個(gè)問題。本發(fā)明的提出正是處于這種需要。


圖1是先有技術(shù)I/O驅(qū)動(dòng)器的示意圖；圖2是根據(jù)本發(fā)明實(shí)施例的鎖存器示意圖；圖3是根據(jù)本發(fā)明實(shí)施例的一個(gè)流程圖，描述為鎖存器進(jìn)行休眠模式編程的技術(shù)；圖4是根據(jù)本發(fā)明實(shí)施例的I/O驅(qū)動(dòng)器示意圖；圖5是先有技術(shù)中電平轉(zhuǎn)移器的示意圖；圖6是根據(jù)本發(fā)明實(shí)施例的電平轉(zhuǎn)移器示意圖。
具體實(shí)施例方式
參照?qǐng)D2，根據(jù)本發(fā)明實(shí)施例的鎖存器50用于在休眠模式期間建立預(yù)定的邏輯狀態(tài)。這樣，鎖存器50可編程為帶有某個(gè)位或值，以便在休眠模式期間將鎖存器50的輸出端70上的電壓電平設(shè)置成預(yù)定狀態(tài)。然而，在非休眠模式期間，鎖存器50通過鎖存器50從其輸入端56將數(shù)據(jù)傳遞到其輸出端70。因此，如下所述，鎖存器50可用于在I/O裝置處于休眠模式時(shí)，在該I/O裝置的特殊輸入或輸出端上編程邏輯電平。
更具體地說，鎖存器50包括控制其輸入端56與輸出端70之間通信的倒相驅(qū)動(dòng)器60。這樣，驅(qū)動(dòng)器60在鎖存器50處于非休眠模式或未進(jìn)行復(fù)位時(shí)從輸入端56將一位輸入信號(hào)(稱為DATA)傳遞到輸出端70。然而，在鎖存器50處于休眠模式或進(jìn)行復(fù)位時(shí)，鎖存器50會(huì)禁用驅(qū)動(dòng)器60，因此，輸出端70上出現(xiàn)的信號(hào)就不是由輸入端56上的信號(hào)提供，而是如下所述由被編程的值提供。
驅(qū)動(dòng)器60包括連接到“或非”門58的輸出端的三態(tài)輸入端?！盎蚍恰遍T58的一個(gè)輸入端接收在鎖存器50復(fù)位時(shí)斷定(例如，變高)的信號(hào)(稱為RESET)?！盎蚍恰遍T58的另一個(gè)輸入端接收在鎖存器50處于休眠模式時(shí)斷定(例如，變高)的信號(hào)(稱為SLEEP)。因此，由于此配置的原因，在斷定SLEEP信號(hào)或RESET信號(hào)時(shí)，驅(qū)動(dòng)器60禁用并阻斷輸入端56與輸出端70之間的通信。
SLEEP信號(hào)從被取消斷定轉(zhuǎn)換到被斷定以開始休眠模式時(shí)，鎖存器50的鎖存電路61將輸出端70上的信號(hào)(稱為OUT)表示的數(shù)據(jù)現(xiàn)行位鎖存，因此OUT信號(hào)在休眠模式期間保持相同。因此，同時(shí)參照?qǐng)D3，圖3中所述技術(shù)86可用于對(duì)鎖存器50編程，以便將輸出端70的電壓電平在休眠模式期間設(shè)置為某個(gè)特殊的邏輯電平。
在技術(shù)86中，在休眠模式開始前，通過提供適當(dāng)?shù)男盘?hào)到輸入端56，為鎖存器50提供了一個(gè)數(shù)據(jù)位(方框88)。接著，在表示該數(shù)據(jù)位的信號(hào)在輸出端70上顯示時(shí)，SLEEP信號(hào)被斷定(方框90)。為響應(yīng)SLEEP信號(hào)的斷定，鎖存電路61將輸出端70的信號(hào)(即，將該位鎖存)鎖存，這樣，在整個(gè)SLEEP狀態(tài)下，輸出端70上保持了相同的信號(hào)。
參照?qǐng)D2，在本發(fā)明的一些實(shí)施例中，鎖存電路61包括倒相驅(qū)動(dòng)器66、倒相驅(qū)動(dòng)器64和倒相器62。驅(qū)動(dòng)器66的輸入端與輸出端70相連，并且驅(qū)動(dòng)器66的輸出端與驅(qū)動(dòng)器64的輸入端相連。驅(qū)動(dòng)器64的輸出端與輸出端70相連。驅(qū)動(dòng)器64的三態(tài)端子與倒相器62的輸出端相連，而倒相器62的輸入端又與“或非”門58的輸出端相連。
SLEEP和RESET信號(hào)均被取消斷定時(shí)，驅(qū)動(dòng)器64禁用，從而禁用了鎖存電路61但允許在輸入端56和輸出端70之間直接通信。斷定SLEEP信號(hào)而取消RESET信號(hào)斷定時(shí)，驅(qū)動(dòng)器64和66均被啟用以便將輸出端70的信號(hào)鎖存。
斷定RESET信號(hào)時(shí)(不管SLEEP信號(hào)的狀態(tài)如何)，鎖存器50的電路76將輸出端70的信號(hào)設(shè)置為預(yù)定的復(fù)位邏輯電平。為此，例如，電路76包括N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(NMOSFET 80)和P溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(PMOSFET 77)。PMOSFET 77的源極端子和正極電電壓源相連并且PMOSFET 77的漏極端子和NMOSFET 80的漏極端子相連。NMOSFET 80的源極端子接地。NMOSFET 80和PMOSFET 77的漏極端子和驅(qū)動(dòng)器64的輸入端相連。
NMOSFET 80和PMOSFET 77的控制級(jí)端子以一種能在斷定RESET信號(hào)在倒相器64的輸入端上建立預(yù)定邏輯電平的方式連接。例如，要在斷定RESET信號(hào)時(shí)在倒相器64的輸入端上建立邏輯“1”電平，PMOSFET 77的控制級(jí)端子和倒相器72的輸出端相連以接收RESETB信號(hào)(倒相RESET信號(hào))，并且NMOSFET 80的控制級(jí)端子和小偏壓相連，或者和PMOSFET 77的漏極端子相連以形成電阻器。又如，要在斷定RESET信號(hào)時(shí)在倒相器64的輸入端上建立邏輯“0”電平，NMOSFET 80的控制級(jí)端子和輸入端相連以接收RESET信號(hào)，并且PMOSFET 77的控制級(jí)端子和小偏壓相連，或者和PMOSFET 77的漏極端子相連以形成電阻器。
這樣，由于上述配置的原因，在斷定RESET信號(hào)時(shí)，驅(qū)動(dòng)器66禁用，從而禁用鎖存電路61，并且輸出端70顯示的電壓受電路76的控制。應(yīng)注意在取消RESET信號(hào)斷定后，如果SLEEP信號(hào)當(dāng)前被斷定，則RESET信號(hào)斷定期間建立的電壓電平在休眠模式的剩余階段被鎖存。
例如，鎖存器50可在電路中使用，如圖4所示的I/O驅(qū)動(dòng)器100。I/O驅(qū)動(dòng)器100包括位于高壓電源區(qū)134(例如，3.3伏電壓區(qū))的兩個(gè)鎖存器50a和50b，該區(qū)在驅(qū)動(dòng)器100的休眠模式期間保持完全供電。然而，鎖存器50a和50b從電平轉(zhuǎn)換器106接收補(bǔ)充邏輯信號(hào)(稱為PULLUP和PULLDOWN)，電平轉(zhuǎn)換器106是位于I/O驅(qū)動(dòng)器100的組合高低電源電壓區(qū)132的電路。電平轉(zhuǎn)換器106提供PULLUP和PULLDOWN信號(hào)以響應(yīng)更低的電平邏輯信號(hào)(即，具有更低的邏輯“1”電平的信號(hào))，而該更低的電平邏輯信號(hào)由I/O控制電路102提供以響應(yīng)輸入針腳101顯示的信號(hào)。I/O控制電路102位于低壓區(qū)130。這樣，由于在休眠模式中切斷低壓核心電源時(shí)I/O驅(qū)動(dòng)器100不包括為其更低壓的組件供電的電壓電源，因此，I/O控制電路102和電平轉(zhuǎn)換器106可能在休眠模式期間提供不精確的信號(hào)。
然而，如上所述，鎖存器50a確保在復(fù)位時(shí)和休眠模式期間提供預(yù)定的邏輯電平而不是PULLUP信號(hào)。更具體地說，鎖存器50a在驅(qū)動(dòng)器100正常操作期間(非休眠模式)，在PULLUP信號(hào)之后提供一個(gè)信號(hào)(稱為PULLUP 2)。然而，如上所述，無論P(yáng)ULLUP信號(hào)的狀態(tài)如何，為響應(yīng)復(fù)位和在休眠模式期間，鎖存器50a將PULLUP 2信號(hào)設(shè)為編程的邏輯電平。
同樣地，如上所述，鎖存器50b確保在復(fù)位時(shí)和休眠模式期間提供預(yù)定的邏輯電平而不是PULLDOWN信號(hào)。更具體地說，鎖存器50b在驅(qū)動(dòng)器100正常操作期間(非休眠模式)，在PULLDOWN信號(hào)之后提供一個(gè)信號(hào)(稱為PULLDOWN 2)。然而，如上所述，無論P(yáng)ULLDOWN信號(hào)的狀態(tài)如何，為響應(yīng)復(fù)位和在休眠模式期間，鎖存器50b將PULLDOWN 2信號(hào)設(shè)為預(yù)定的邏輯電平(用于復(fù)位)或某個(gè)鎖存值(用于休眠模式)。
PULLUP 2信號(hào)驅(qū)動(dòng)(通過緩沖器108)輸出PMOSFET 110，而PULLDOWN 2信號(hào)驅(qū)動(dòng)(通過緩沖器112)輸出NMOSFET 114。PMOSFET 110的源極端子和電壓電源相連，而NMOSFET 114的源極端子接地。NMOSFET 114和PMOSFET 110的漏極端子接在一起以形成I/O驅(qū)動(dòng)器100的輸出端120。
鎖存器50可用在I/O驅(qū)動(dòng)器100以外的其它電路中，例如在結(jié)合“與非”門124，在復(fù)位時(shí)和休眠模式期間調(diào)節(jié)輸入緩沖器(未顯示)輸入端126的電壓電平的鎖存器50c中。這樣，“與非”門124的輸出端和輸入端126相連，“與非”門124的一個(gè)輸入端經(jīng)連接從鎖存器50c的輸出端接收信號(hào)(稱為IEN)，“與非”門124的另一個(gè)輸入端和I/O驅(qū)動(dòng)器100的輸出端120相連。在正常操作期間，鎖存器50c將邏輯“1”的輸入信號(hào)通過鎖存器50c傳遞，以便將IEN信號(hào)的邏輯電平設(shè)為邏輯“1”電平，該電平會(huì)使“與非”門124將信號(hào)從I/O驅(qū)動(dòng)器100的輸出端120傳遞到輸入緩沖器的輸入端126。然而，為響應(yīng)復(fù)位或在休眠模式期間，鎖存器50c將IEN信號(hào)的邏輯電平設(shè)為預(yù)定的邏輯“0”電平(用于復(fù)位)或某個(gè)鎖存值(用于休眠模式)，從而隔開輸入端126與輸出端120。
電平轉(zhuǎn)換器106可具有在其輸入和輸出端之間轉(zhuǎn)換邏輯電平的一個(gè)或多個(gè)電平轉(zhuǎn)移器。這樣，電平轉(zhuǎn)移器的輸入端可以接收邏輯信號(hào)，而相對(duì)于與其輸出端的信號(hào)相關(guān)聯(lián)的邏輯“1”電平(如3.3伏)，該邏輯信號(hào)使用較低的邏輯“1”電平(如1伏)。圖5所示為一個(gè)常規(guī)的電平轉(zhuǎn)移器200。轉(zhuǎn)移器200包括薄柵垂直漏(verticaldrain)N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(VDNMOSFET)206和208。VDNMOSFET 206和208的源極端子都接地。VDNMOSFET 206的控制級(jí)端子接收輸入信號(hào)(稱為IN)，并且VDNMOSFET 208的控制級(jí)端子接收由倒相器207(由低電源電壓供電，如大約1伏)提供的倒相形式的輸入信號(hào)。相對(duì)于在電平轉(zhuǎn)移器輸入端220顯示的信號(hào)(稱為OUT)的邏輯“1”電平的電壓(例如3.3伏)，IN信號(hào)具有一個(gè)低壓(例如1伏)邏輯“1”電平。
VDNMOSFET 206的輸出端和厚柵極PMOSFET 214的輸出端及厚柵極PMOSFET 216的控制級(jí)端子相連。PMOSFET 214和216的源極端子和對(duì)應(yīng)于OUT信號(hào)的較高邏輯“1”電平的供應(yīng)電源(稱為Vhigh)相連。PMOSFET 216的漏極端子和PMOSFET 214的控制級(jí)端子、輸出端220及VDNMOSFET 208的漏極端子相連。
由于上述配置的原因，在IN信號(hào)具有邏輯“0”電平時(shí)，VDNMOSFET 206不導(dǎo)通，而VDNMOSFET 208可導(dǎo)通。VDNMOSFET 208的導(dǎo)通又使輸出端220接地，這樣，OUT信號(hào)具有邏輯“0”電平。OUT信號(hào)的邏輯“0”電平又使PMOSFET 214導(dǎo)通，導(dǎo)通將PMOSFET 216的控制級(jí)端子拉到Vhigh電壓以防止PMOSFET 216導(dǎo)通。
在IN信號(hào)具有邏輯“1”電平時(shí)，VDNMOSFET 206導(dǎo)通，而VDMOSFET 208不導(dǎo)通。VDMOSFET 206的導(dǎo)通又將PMOSFET 216的控制級(jí)端子拉到邏輯“0”電平，從而使PMOSFET 216導(dǎo)通以將輸出端220拉到Vhigh電壓，從而使OUT信號(hào)具有邏輯“1”電平。輸出端220的邏輯“1”電平使PMOSFET 214不導(dǎo)通，從而允許VDNMOSFET 206使PMOSFET 216的控制級(jí)端子接地。
上述配置的問題在于沒有為休眠模式制定規(guī)則。這樣，在休眠模式中，VDNMOSFET 206和208的控制級(jí)端子由于低壓電源供應(yīng)(例如VCC)被切斷而產(chǎn)生浮動(dòng)時(shí)，Vhigh電壓可被保留。在這種情況下，VDNMOSFET 206和208的控制級(jí)端子由于每個(gè)控制級(jí)端子與地之間產(chǎn)生的漏電路徑而接近臨界電壓(VT)。
為防止形成到地的漏電路徑，根據(jù)本發(fā)明的電平轉(zhuǎn)移器實(shí)施例250(見圖6)除厚柵極VDNMOSFET 270外還包括上述轉(zhuǎn)移器。VDNMOSFET 206和208的源極端子并不接地，這些源極端子和VDNMOSFET 270的漏極端子相連。VDNMOSFET 270的控制級(jí)端子接收稱為XSLEEP的信號(hào)，并且VDNMOSFET 270的源極端子接地。
XSLEEP信號(hào)是倒相器107(見圖4)提供的倒相SLEEP信號(hào)。休眠模式期間取消XSLEEP信號(hào)斷定(例如，變低)時(shí)，如本文所述，電平轉(zhuǎn)移器250禁用。因此，在電平轉(zhuǎn)換器106(圖4)中使用電平轉(zhuǎn)移器250時(shí)，電平轉(zhuǎn)換器106也禁用，從而如上所述導(dǎo)致PULLUP和PULLDOWN信號(hào)在休眠模式期間不精確。
電平轉(zhuǎn)移器250不在休眠模式時(shí)，XSLEEP信號(hào)被斷定(例如，變高)以使VDNMOSFET 270導(dǎo)通并依據(jù)導(dǎo)通的轉(zhuǎn)移器為VDNMOSFET 206或208建立電流路徑。然而，在休眠模式期間，XSLEEP信號(hào)未取消斷定(例如，變低)以使VDNMOSFET 270不導(dǎo)通，從而阻斷了形成到地的漏電電流路徑。
VDNMOSFET 270比VDNMOSFET 206或208具有更厚的柵極氧化物，因而使其更不易于擊穿。同時(shí)，除了相對(duì)厚的柵極氧化物外，VDNMOSFET 270可具有接近0.7伏的臨界電壓(VT)，而VDNMOSFET 206和208可具有接近0.3伏的臨界電壓。
在本發(fā)明的一些實(shí)施例中，電平轉(zhuǎn)移器還包括絕緣薄柵極VDMOSFET 256和另一個(gè)絕緣薄柵極VDNMOSFET 254，絕緣薄柵極VDMOSFET 256的漏源路徑連接在PMOSFET 214和VDNMOSFET 206的漏極端子之間；絕緣薄柵極VDNMOSFET254的漏源路徑連接在PMOSFET 216和VDNMOSFET 208的漏極端子之間。VDNMOSFET 206和208的控制級(jí)端子都連接VCC電源電壓。VDNMOSFET 254和256均是耐高漏壓的薄柵極裝置，為下面的N溝道VDNMOSFET 206和208提供高壓保護(hù)。
雖然本發(fā)明只公開了有限的幾個(gè)實(shí)施例，但本領(lǐng)域的技術(shù)人員可從此公開內(nèi)容中受益，并將從中理解許多修改和變化。在不脫離本發(fā)明的真正精神和范圍的情況下，隨附權(quán)利要求書將包括所有此類的修改和變化。
權(quán)利要求
1.一種電平轉(zhuǎn)移器，它包括第一電路，響應(yīng)與第一邏輯“1”電平相關(guān)聯(lián)的輸入信號(hào)以生成與所述第一邏輯“1”電平不同的第二邏輯“1”電平相關(guān)聯(lián)的輸出信號(hào)；以及第二電路，響應(yīng)休眠模式隔開第一電路和地。
2.如權(quán)利要求1所述的電平轉(zhuǎn)移器，其特征在于所述第二電路響應(yīng)所述電平轉(zhuǎn)移器在非休眠模式而將所述第一電路接地。
3.如權(quán)利要求1所述的電平轉(zhuǎn)移器，其特征在于所述輸入信號(hào)在休眠模式期間不在預(yù)定的電平。
4.如權(quán)利要求1所述的電平轉(zhuǎn)移器，其特征在于所述第一電路至少包括帶有第一柵極厚度的一個(gè)晶體管，而所述第二電路至少包括帶有比所述第一柵極厚度要厚得多的第二柵極厚度的一個(gè)晶體管。
5.一種方法，它包括使用電平轉(zhuǎn)移器在輸入和輸出信號(hào)之間轉(zhuǎn)換邏輯電平；以及選擇性地阻斷在所述電平轉(zhuǎn)移器和地之間的電流以防在休眠模式期間出現(xiàn)漏電流。
6.如權(quán)利要求5所述的方法，其特征在于所述選擇性預(yù)防操作包括在休眠模式期間阻斷在所述電平轉(zhuǎn)移器和地之間的電流路徑。
7.如權(quán)利要求5所述的方法，其特征在于所述選擇性預(yù)防操作包括在非休眠模式時(shí)將所述電平轉(zhuǎn)移器接地。
8.如權(quán)利要求5所述的方法，其特征在于所述選擇性地預(yù)防包括使用具有比所述電平轉(zhuǎn)移器中的晶體管更厚柵極的晶體管來而選擇性地防止所述電流。
9.一種電平轉(zhuǎn)移器，它包括邏輯晶體管；通過所述邏輯晶體管連接到限制電壓電平的絕緣晶體管；以及連接在所述絕緣晶體管和電壓電源之間的上拉晶體管。
10.如權(quán)利要求9所述的電平轉(zhuǎn)移器，其特征在于還包括為至少一個(gè)所述邏輯晶體管生成控制信號(hào)的倒相器，其中所述倒相器由能在所述第一電壓電源關(guān)閉前關(guān)閉的另一較低電壓電源供電。
11.如權(quán)利要求9所述的電平轉(zhuǎn)移器，其特征在于所述邏輯晶體管通過能在所述第一電壓電源關(guān)閉前關(guān)閉的第二較低電壓電源而進(jìn)行操作。
12.如權(quán)利要求9所述的電平轉(zhuǎn)移器，其特征在于還包括控制晶體管，選擇性地將所述邏輯晶體管接地以選擇性地啟用所述邏輯晶體管的操作。
13.一種電平轉(zhuǎn)移器，它包括邏輯晶體管；控制晶體管，選擇性地將所述邏輯晶體管接地以選擇性地啟用所述邏輯晶體管的操作；為至少一個(gè)所述邏輯晶體管生成控制信號(hào)的倒相器，其特征在于所述倒相器由能在第二較高電壓電源關(guān)閉前關(guān)閉的第一電壓電源供電；以及連接在所述絕緣晶體管和所述第二較高電壓電源之間的上拉晶體管。
14.如權(quán)利要求13所述的電平轉(zhuǎn)移器，其特征在于所述控制晶體管的操作根據(jù)表示休眠模式的信號(hào)進(jìn)行調(diào)節(jié)。
全文摘要
一種電路包括輸入端(56)、輸出端(70)以及鎖存器(50)。輸入端(56)接收輸入信號(hào)。鎖存器可編程為帶有某個(gè)值。鎖存器(50)將輸入信號(hào)傳遞到輸出端(70)以響應(yīng)電路不在休眠模式，并且為響應(yīng)電路在休眠模式而將表示該值的第二信號(hào)提供到輸出端(70)。
文檔編號(hào)G06F1/32GK1782955SQ200510118850
公開日2006年6月7日 申請(qǐng)日期2002年7月11日 優(yōu)先權(quán)日2001年7月23日
發(fā)明者Z·阿薩努拉, J·費(fèi)德勒, M·龍維爾 申請(qǐng)人:英特爾公司