二種可能的實現(xiàn)方式 中，所述接口電路用于：
[0035] 確定用于表示所述間接訪問選擇信號的比特序列中各個比特的取值；
[0036] 所述各個比特中的每一個比特與一個存儲單元對應(yīng)，所述比特的取值為第一值時 表示所述比特對應(yīng)的存儲單元被選中，所述比特的取值為第二值時表示所述比特對應(yīng)的存 儲單元未被選中。
[0037] 結(jié)合第二方面的第一種可能的實現(xiàn)方式，在第二方面的第三種可能的實現(xiàn)方式 中，當(dāng)所述CPU請求并行對至少兩個間接尋址寄存器進行讀操作時，所述接口電路還包括 至少兩個第三直接尋址寄存器，所述接口電路還用于：
[0038] 將從所述至少兩個間接尋址寄存器中讀出的數(shù)據(jù)發(fā)送到所述至少兩個第三直接 尋址寄存器，所述至少兩個第三直接尋址寄存器與所述至少兩個間接尋址寄存器一一對 應(yīng)。
[0039] 結(jié)合第二方面的第一種可能的實現(xiàn)方式，在第二方面的第四種可能的實現(xiàn)方式 中，當(dāng)所述CPU請求并行對至少兩個間接尋址寄存器寫入同一數(shù)據(jù)時，所述接口電路還包 括第四直接尋址寄存器，所述接口電路還用于：
[0040] 從所述第四直接尋址寄存器中獲得所述同一數(shù)據(jù)；
[0041] 將所述同一數(shù)據(jù)寫入所述至少兩個間接尋址寄存器。
[0042] 結(jié)合第二方面的第一種可能的實現(xiàn)方式，在第二方面的第五種可能的實現(xiàn)方式 中，當(dāng)所述CPU請求并行對至少兩個寄存器中的每個寄存器分別寫入不同數(shù)據(jù)時，所述第 四直接尋址寄存器的個數(shù)為至少兩個，接口電路還用于：
[0043] 依次從所述至少兩個第四直接尋址寄存器中獲得與所述至少兩個間接尋址寄存 器中每個間接尋址寄存器對應(yīng)的數(shù)據(jù)；
[0044] 將獲得的數(shù)據(jù)寫入對應(yīng)的間接尋址寄存器。
[0045] 結(jié)合第二方面、第二方面的第一種可能的實現(xiàn)方式至第二方面的第五種可能的實 現(xiàn)方式，在第二方面的第六種可能的實現(xiàn)方式中，當(dāng)所述CPU請求并行訪問的至少兩個間 接尋址寄存器的間接偏移地址不同時，所述第二直接尋址寄存器中存儲的至少兩個間接偏 移地址與所述至少兩個間接尋址寄存器一一對應(yīng)。
[0046] 本發(fā)明實施例中提供的一個或多個技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點：
[0047] 本發(fā)明實施例提供了一種訪問間接尋址寄存器的方法，應(yīng)用于接口電路中，接口 電路連接中央處理器CPU和多個存儲單元，每個存儲單元包含多個間接尋址寄存器。首先， 接口電路根據(jù)第一直接尋址寄存器中存儲的間接訪問選擇信號，選中至少兩個存儲單元； 然后，接口電路根據(jù)第二直接尋址寄存器中存儲的間接偏移地址，依次從每個選中的存儲 單元中選擇具有該間接偏移地址的寄存器，作為CPU請求并行訪問的間接尋址寄存器，其 中，間接偏移地址為間接尋址寄存器在所屬的存儲單元中的地址。
[0048] 因此，在本發(fā)明實施例中，接口電路至少包括第一直接尋址寄存器和第二直接尋 址寄存器，接口電路可以根據(jù)間接訪問選擇信號，選中至少兩個存儲單元，然后根據(jù)間接偏 移地址，從選中的存儲單元中選出具有該間接偏移地址的寄存器，作為CPU請求并行訪問 的間接尋址寄存器。由于在CPU通過接口電路啟動一次對間接尋址寄存器的寫操作或者讀 操作的過程中，CPU利用第一直接尋址寄存器和第二直接尋址寄存器配置了至少兩個間接 尋址地址，所以接口電路對至少兩個間接尋址地址譯碼后能同時選中至少兩個存儲單元， 并依次從選中的至少兩個存儲單元中選擇出一個間接尋址寄存器。因此，CPU花費與現(xiàn)有 技術(shù)中的間接尋址相同數(shù)目的訪問周期，可以并行訪問至少兩個間接尋址寄存器，相比于 現(xiàn)有技術(shù)提高了訪問間接尋址寄存器的效率。
【附圖說明】
[0049] 為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù) 提供的附圖獲得其他的附圖。
[0050] 圖1為適用于現(xiàn)有技術(shù)中間接尋址的一種可能的硬件系統(tǒng)示意圖；
[0051]圖2為本發(fā)明實施例中包含一個第一直接尋址寄存器和多個第二直接尋址寄存 器的接口電路的示意圖；
[0052] 圖3為本發(fā)明實施例中包含一個第一直接尋址寄存器和一個第二直接尋址寄存 器的接口電路的示意圖；
[0053] 圖4為本發(fā)明實施例中訪問間接尋址寄存器的方法的流程圖；
[0054]圖5為本發(fā)明實施例中表示間接訪問選擇信號的比特序列與各個存儲單元間的 比特映射關(guān)系不意圖；
[0055] 圖6為適用于本發(fā)明實施例中CPU請求并行對至少兩個間接尋址寄存器進行讀操 作的硬件結(jié)構(gòu)示意圖；
[0056] 圖7為適用于本發(fā)明實施例中CPU請求并行對至少兩個間接尋址寄存器寫入不同 數(shù)據(jù)的硬件結(jié)構(gòu)示意圖；
[0057] 圖8為適用于本發(fā)明實施例中CPU請求并行對至少兩個間接尋址寄存器寫入相同 數(shù)據(jù)的硬件結(jié)構(gòu)示意圖；
[0058] 圖9為本發(fā)明實施例中訪問間接尋址寄存器的電子設(shè)備的第一種硬件結(jié)構(gòu)圖；
[0059] 圖10為本發(fā)明實施例中訪問間接尋址寄存器的電子設(shè)備的第二種硬件結(jié)構(gòu)圖；
[0060] 圖11為本發(fā)明實施例中訪問間接尋址寄存器的電子設(shè)備的第三種硬件結(jié)構(gòu)圖；
[0061] 圖12為本發(fā)明實施例中訪問間接尋址寄存器的電子設(shè)備的第四種硬件結(jié)構(gòu)圖；
[0062] 圖13為本發(fā)明實施例中訪問間接尋址寄存器的電子設(shè)備的第五種硬件結(jié)構(gòu)圖。
【具體實施方式】
[0063] 本發(fā)明實施例提供一種訪問間接尋址寄存器的方法及電子設(shè)備，用以提高訪問間 接尋址寄存器的效率。
[0064] 本發(fā)明實施例提供了一種訪問間接尋址寄存器的方法，應(yīng)用于接口電路中，接口 電路連接中央處理器CPU和多個存儲單元，每個存儲單元包含多個間接尋址寄存器。首先， 接口電路根據(jù)第一直接尋址寄存器中存儲的間接訪問選擇信號，選中至少兩個存儲單元； 然后，接口電路根據(jù)第二直接尋址寄存器中存儲的間接偏移地址，依次從每個選中的存儲 單元中選擇具有該間接偏移地址的寄存器，作為CPU請求并行訪問的間接尋址寄存器，其 中，間接偏移地址為間接尋址寄存器在所屬的存儲單元中的地址。
[0065] 因此，在本發(fā)明實施例中，接口電路可以根據(jù)間接訪問選擇信號，選中至少兩個存 儲單元，然后根據(jù)間接偏移地址，從選中的存儲單元中選出具有該間接偏移地址的寄存器， 作為CPU請求并行訪問的間接尋址寄存器。由于在CPU通過接口電路啟動一次對間接尋址 寄存器的寫操作或者讀操作的過程中，CPU利用第一直接尋址寄存器和第二直接尋址寄存 器配置了至少兩個間接尋址地址，所以接口電路對至少兩個間接尋址地址譯碼后能同時選 中至少兩個存儲單元，并依次從選中的至少兩個存儲單元中選擇出一個間接尋址寄存器。 因此，CPU花費與現(xiàn)有技術(shù)中的間接尋址相同數(shù)目的訪問周期，可以并行訪問至少兩個間接 尋址寄存器，相比于現(xiàn)有技術(shù)提高了訪問間接尋址寄存器的效率。
[0066] 為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例 中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是 本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員 在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0067] 本文中術(shù)語"和/或"，僅僅是一種描述關(guān)聯(lián)對象的關(guān)聯(lián)關(guān)系，表示可以存在三種 關(guān)系，例如，A和/或B，可以表示：單獨存在A，同時存在A和B，單獨存在B這三種情況。另 外，本文中字符"/"，一般表示前后關(guān)聯(lián)