3d芯片系統(tǒng)中的電壓下降緩解的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及三維集成電路技術(shù)(3D芯片技術(shù))。更具體地，本發(fā)明涉及3D堆疊式芯片系統(tǒng)以及3D堆疊式多芯片系統(tǒng)中的電壓控制和調(diào)節(jié)。
【背景技術(shù)】
[0002]具有多個芯片通過硅穿孔(TSV)互連的垂直堆疊的集成電路是一種類型的3D集成電路技術(shù)，其技術(shù)提供了兩個或更多的芯片的垂直堆疊，其提供了密集的、高速的接口。這種技術(shù)中的總電線長度是隨著所使用的芯片層數(shù)的平方根來減少的，從而獲得了性能的改善和互連的功率的降低。因此，三維集成技術(shù)在提供密集和高速通信接口以獲得具有更低傳輸功率和更高性能方面是一種富有前景的技術(shù)。
[0003]圖1顯示了一種在倒裝芯片技術(shù)中使用了硅穿孔的3D堆疊式多芯片封裝100的示意結(jié)構(gòu)。在該示意結(jié)構(gòu)中，四層芯片110-140通過多個微小得連接物160依次疊置在封裝基板150的上方。硅穿孔170用于傳導(dǎo)電子和功率信號。功率從芯片外的電壓調(diào)節(jié)器(未顯示)通過控制熔塌芯片連接(C4)凸點180傳送到底部芯片110，然后再經(jīng)由硅穿孔170傳送至上部的芯片120-140。熱界面材料190、散熱座191和散熱片192依次設(shè)置在芯片140上方。
[0004]通常，3D堆疊式芯片由功率輸送系統(tǒng)供電，該功率輸送系統(tǒng)由兩部分組成，即芯片外路徑和芯片上網(wǎng)絡(luò)。芯片外路徑指的是從電壓源和/或封裝基板至芯片的功率輸送路徑。芯片上網(wǎng)絡(luò)指的是芯片內(nèi)的電阻、電感和/或電容網(wǎng)絡(luò)，其通常包括位于輸送路徑上的寄生電阻、電感以及用于消除瞬態(tài)電壓噪聲的去耦電容。圖2顯示了一種3D堆疊式多芯片封裝的功率輸送網(wǎng)絡(luò)的簡化示意電路模型，其中用于3D堆疊式多芯片封裝的功率輸送系統(tǒng)200包括芯片外路徑210和芯片上網(wǎng)絡(luò)220，它們都用圖2所示的虛線框標(biāo)示。芯片外路徑210經(jīng)功率從電壓源經(jīng)由凸點230傳送到3D芯片上網(wǎng)絡(luò)220。
[0005]盡管具有快速的層間數(shù)據(jù)傳輸速率、較低的傳輸功率和高的期間密度這些有益的特征，但是3D集成技術(shù)仍然面臨著許多挑戰(zhàn)，其中之一就是電源噪聲。與相同尺寸的2D芯片相比，由于將多個芯片垂直堆疊，3D芯片具有更高的負載，從而會由于功率傳輸網(wǎng)絡(luò)的不完善的寄生阻抗和電路的電流波動而導(dǎo)致更大的電壓下降(voltage droop)，損害電源完整性。電源完整性問題會導(dǎo)致時序錯誤，從而降低系統(tǒng)的可靠性。

【發(fā)明內(nèi)容】

[0006]在使用硅穿孔的3D集成電路中，多個芯片通過硅穿孔垂直連接以形成多層芯片，芯片間的連接物長度通常是3D芯片的連接物的0.1%-1%。如此短的連接物使得層間具有更緊密的電壓相互影響。然而，芯片之間的、在垂直方向上的極短的距離會在垂直方向上導(dǎo)致很強的電壓干涉。短的連接物會加重線程共振問題并且使得電壓下降問題比2D芯片中更加嚴(yán)重。同時，在多線程應(yīng)用中的諸如單程序多數(shù)據(jù)技術(shù)之類的計算技術(shù)會在線程間刺激破壞性的干涉(核共振)并加劇電壓下降。
[0007]為了解決3D堆疊式芯片系統(tǒng)中的上述問題，傳統(tǒng)的解決方案是為最壞情況的電壓下降分配充足的電壓裕度。然而這種方案的成本很高，特別是在未來的3D芯片中，隨著晶體管尺寸的減小和層數(shù)量的增加更是如此。現(xiàn)在的工作已經(jīng)集中在物理設(shè)計和底層(floorplan)對3D功率傳輸網(wǎng)絡(luò)中的電壓下降的影響，并且觀察到增加去耦電容或者硅穿孔密度能夠緩和電壓下降。然而，為了克服電源完整性問題，在芯片上設(shè)置足夠的硅穿孔和去耦電容會導(dǎo)致成本過高。而且，為了有效降低電壓噪聲，去耦電容應(yīng)當(dāng)設(shè)置在有源電路旁邊。因此，靜態(tài)的解決方案并不是有效和靈活的，因為電路的狀態(tài)是動態(tài)變化的。
[0008]因此，為了克服現(xiàn)有技術(shù)中的上述缺陷，本發(fā)明的多個方面提供了下面的技術(shù)方案。
[0009]在體現(xiàn)第一方面的實施例中，提供了一種多芯片系統(tǒng)。該多芯片系統(tǒng)包括垂直堆疊的、電耦合在一起的多個芯片。所述多個芯片中的每個芯片包括一個或多個核，所述多個芯片中的每個芯片進一步包括:至少一個電壓違限感測單元，該至少一個電壓違限感測單元與所述每個芯片的一個或多個核連接，該至少一個電壓違限感測單元被配置成獨立感測所述每個芯片中的每個核的電壓違限；以及至少一個頻率調(diào)諧單元，該至少一個頻率調(diào)諧單元被配置成調(diào)諧所述每個芯片的每個核的頻率，該至少一個頻率調(diào)諧單元與所述至少一個電壓違限感測單元連接。
[0010]在體現(xiàn)第二方面的第二實施例中，提供了一種用于3D堆疊芯片系統(tǒng)的控制方法。所述3D堆疊芯片系統(tǒng)包括多個垂直堆疊的芯片，每個所述芯片包括一個或多個核，該方法為所述3D堆疊芯片系統(tǒng)中的每個芯片獨立地執(zhí)行，并且該方法包括:
(a)通過與所述核連接的至少一個電壓違限感測單元感測所述芯片的一個或多個核中是否存在電壓違限；(b)如果是，則通過與所述電壓違限感測單元連接的頻率調(diào)諧單元調(diào)諧該芯片的頻率；以及(C)如果否，則繼續(xù)進行步驟(a)。
[0011]在體現(xiàn)第三方面的第三實施例中，提供了一種用于在3D堆疊芯片系統(tǒng)中調(diào)度線程的方法。該方法包括如下步驟:Ca)估測來自一個或多個應(yīng)用的多個線程的固有下降強度；(b)將該多個線程根據(jù)固有下降強度以降序排列并將它們排成隊列；(C)選擇該隊列的頭部的線程并將其設(shè)置在所述3D堆疊芯片系統(tǒng)中的可獲得的最低層芯片的可獲得的核中；以及(d)檢測所述隊列是否已空，并重復(fù)步驟(c)直到所述隊列變空。
[0012]在體現(xiàn)第四方面的第四實施例中，提供了一種用于在3D堆疊芯片系統(tǒng)中調(diào)度線程的系統(tǒng)。該系統(tǒng)包括裝置，用于估測來自一個或多個應(yīng)用的多個線程的固有下降強度；裝置，用于將該多個線程根據(jù)固有下降強度以降序排列并將它們排成隊列；裝置，用于選擇該隊列的頭部的線程并將其設(shè)置在所述3D堆疊芯片系統(tǒng)中的可獲得的最低層芯片的可獲得的核中；以及裝置，用于檢測所述隊列是否已空。
[0013]下文詳細描述了其它方面和實施例。
【附圖說明】
[0014]附圖以示例的方式圖示了本發(fā)明，其并不構(gòu)成對本發(fā)明的限制。在附圖中相同的數(shù)字表示相同的部件，其中:
[0015]圖1顯示了現(xiàn)有技術(shù)中的3D堆疊式多芯片封裝100的示例性結(jié)構(gòu)；
[0016]圖2顯示了 3D堆疊式芯片的功率傳輸系統(tǒng)的示例性示意圖；
[0017]圖3為顯不了運行16個Conocean和Waternsq應(yīng)用的線程一百萬個周期的最大和平均電壓下降的示例性比較圖；
[0018]圖4為顯示了多個線程分配的不同情形的示意圖；
[0019]圖5顯示了在圖4所示的不同情形中的相應(yīng)的最嚴(yán)重情況的電壓下降；
[0020]圖6顯示了一種多芯片系統(tǒng)和根據(jù)一個示例性實施例的用于單獨控制3D芯片的每一層的系統(tǒng)；
[0021]圖7為描述了根據(jù)一個示例性實施例的用于在3D堆疊式芯片系統(tǒng)中調(diào)度線程的方法的流程圖；
[0022]圖8顯示了一種示例性的包括核心層和緩存層的3D堆疊式芯片；以及
[0023]圖9為顯示了在執(zhí)行本發(fā)明的線程調(diào)度方法之前和之后的每一芯片層的最嚴(yán)重的電壓下降的比較圖。
【具體實施方式】
[0024]下面將參照附圖中所示的一些實施例具體描述本發(fā)明。在下文的描述中，描述了一些具體的細節(jié)以提供對本發(fā)明的更深的理解。然而，對于本領(lǐng)域的技術(shù)人員來說顯而易見的是，即使不具有這些具體細節(jié)中的一些，本發(fā)明也可被實施。另一方面，一些公知的工藝步驟和/或結(jié)構(gòu)沒有被詳細描述以避免不必要地使本發(fā)明變得難以理解。
[0025]本發(fā)明發(fā)現(xiàn),在3D芯片中，電壓下降(voltage droop (VD))在空間和時間上是非對稱分布的。并且，電壓下架的幅度隨著不同的執(zhí)行階段而變化，以及最嚴(yán)重情況的(worst-case)電壓下降比平均情況的(average_case)電壓下降大得多，但是其很少發(fā)生。以Conocean和Waternsq應(yīng)用的線程為例，圖3為顯不了運行16個Conocean和Waternsq應(yīng)用的線程一百萬個周期的最大和平均電壓下降的比較圖。通該圖可知，關(guān)于運行16個Conocean線程或者Waternsq線程的情形，最嚴(yán)重情況的電壓下降的幅度幾乎是平均情況的電壓下降幅度的四倍。然而，基于實驗數(shù)據(jù)，大的電壓下降(彡-130mv)的幾率僅僅為0.6%。因此，為最嚴(yán)重電壓下降分配大的電壓裕度的功率效率是很低的。
[0026]線程多樣化能夠緩解水平干擾。如圖3所示，在同時運行8個Conocean線程和8個Waternsq線程的情形中，S卩，運行混合線程，最嚴(yán)重情況的電壓下降比上面的運行單一線程的情形小得多。這主要是因為在相同的平面內(nèi)的相鄰的線程之間存在的干涉所引起的。具有相似轉(zhuǎn)換活動的線程會在活動的核心之間引入電壓共振(voltage resonance),這被稱為破壞性的干涉。由相同應(yīng)用所引起的線程通常具有相似的功率曲線從而更可能產(chǎn)生破壞性的干涉。此外