可編程邏輯芯片片內程序校驗系統的制作方法
【技術領域】
[0001]本發(fā)明涉及一種校驗系統，特別是一種可編程邏輯芯片片內程序校驗系統。
【背景技術】
[0002]可編程邏輯器件其英文翻譯為Programmable Logic Device，簡記為PLD，其主要特點是其邏輯功能可完全由用戶自定義，為開發(fā)人員提供了極大的自由和開發(fā)空間。在過去一段時間里，可編程邏輯供應商取得了巨大的技術進步，以致至今可編程邏輯芯片被眾多設計人員視為是邏輯解決方案的當然之選?？删幊踢壿嬓酒云潇`活強大的功能進入我們生活的點點滴滴。在其使用和開發(fā)過程中，基本流程是使用樣片制作樣機，經過多次修正后產品定型，然后批量生產并載入編譯好的程序，最后焊接在電路板上裝機成型。由于最終發(fā)揮作用是批量焊接在電路板上，所以其板級可靠性必須得到保證。
[0003]可編程邏輯芯片的加工需要經歷一系列化學、光學、冶金、熱加工等工藝環(huán)節(jié)。每道工藝的加工過程以及芯片在運輸過程中的震蕩擠壓碰撞甚至在儲存過程中靜電等環(huán)境原因，都有可能導致不可靠芯片的產生，而且這些不可靠芯片并非都是從表象和程序下載過程中能分辨出來的，比如某個輸入輸出引腳內部破壞，既不能從表象分辨，也不能在下載程序的時候將其辨識出來，但其對于整個部件乃至整個系統來說，就是不可靠的。而這些不可靠芯片下載程序后，一旦其程序功能不經校驗地投入使用，就有可能成為電子產品、測試儀器乃至武器裝備的短板，為系統的正常工作帶來隱患，因此對可編程邏輯芯片的片內程序校驗就顯得尤為重要。

【發(fā)明內容】

[0004]本發(fā)明的目的是提供一種可編程邏輯芯片片內程序校驗系統。
[0005]本發(fā)明的目的通過以下技術方案來實現:可編程邏輯芯片片內程序校驗系統，系統包括PC通信單元、數據融合單元、核心控制單元、電平轉換單元、被測芯片及其支持電路單元；所述的核心控制單元采用EPM1270GT144C4N型號CPLD作為核心控制芯片；所述的數據融合單元采用MK60DN512ZVLQ10型號32位嵌入式微控制器；所述的電平轉換單元采用TXBOIxx系列電平轉換芯片。
[0006]所述的可編程邏輯芯片片內程序校驗系統，所述的核心控制單元包括供電單元、時鐘單元、下載及調試單元、測試接口單元設計；所述的供電單元，選擇降壓型開關穩(wěn)壓電源芯片TPS5420D，完成12V到5V的電壓轉換，再通過AMSl 117-3.3將5V變換成3.3V ;所述的時鐘單元采用高度穩(wěn)定和高精度的50M有源晶振，調整頻差為25PPm，該晶振采用3.3V供電，在電源正極端和接地端直接加入一個104電容完成去耦，提高晶振工作的穩(wěn)定性，使用O歐電阻緩沖信號輸入。
[0007]所述的可編程邏輯芯片片內程序校驗系統，所述的數據融合單元包括供電單元、程序下載及在線調試單元、數據傳輸接口單元、上位機通信單元。
[0008]所述的可編程邏輯芯片片內程序校驗系統，系統組成部分的具體功能如下:1、核心控制單元:其功能是在硬件平臺中控制測試過程并模擬被測芯片所需輸入，監(jiān)聽被測芯片輸出并將其傳送給數據融合單元，或在被測芯片無輸出時，完成測試超時控制。
[0009]2、數據融合單元:其功能是處理一個或多個被測芯片的輸出數據，將其有機地融合在一起，同時負責PC端的命令解析和任務分配和數據上傳，實現數據雙向傳輸功能。
[0010]3、被測芯片及其支持電路單元:其功能是為被測芯片提供標稱的工作環(huán)境，以便其工作在額定狀態(tài)，在完成測試的同時排除由于工作環(huán)境差異性帶來的可能的干擾因素，保證測試結果的精確可信。
[0011]4、電平轉換單元:由于在系統中存在不同的電平規(guī)范值，所以需要設計電平轉換單元保證數據在傳輸過程中的絕對可信度，同時保證數據傳輸兩端的芯片都工作在額定狀態(tài)，不會因為非正常工作而造成系統損壞和可信度降低。
[0012]5、被測芯片硬件防插反單元:由于測試芯片的拔插需要人工完成，為了防止由于工作人員疏忽而導致的芯片反接，設計了被測芯片硬件防插反單元，通過硬件防插反來實現插反時的斷電和報警，保護被測芯片和測試系統。
[0013]所述的可編程邏輯芯片片內程序校驗系統，其工作原理為:在系統工作時，通過上位機向硬件平臺發(fā)送測試任務的命令信息；硬件平臺收到上位機的測試命令后，對其進行解析，得出要測試的芯片和具體測試項目；然后通過片選選出被測芯片，按照具體測試項目的不同在不同的數據通道傳送不同的數字信號，經過電平轉換后將特定電平加再在被測芯片的特定引腳；之后開始監(jiān)聽其某個或某些引腳的輸出情況并開啟測試超時計時器，若在計時未到是獲得了輸出數據，則在數據處理和融合打包之后上傳到PC端，由PC端上位機軟件根據輸入輸出之間的對應關系來判斷該芯片的片內程序功能是否正常，以此來表征此次片內程序校驗的最終結果；如果在開始監(jiān)聽輸出到測試超時時間到的范圍內，未監(jiān)聽到被測芯片的任何輸出，在記為測試超時引起的測試失敗，該芯片及片內程序分開放置，等待重新測試。
[0014]本發(fā)明的有益效果:本發(fā)明的可編程邏輯芯片片內程序校驗系統可以有效檢驗出可編輯邏輯芯片片內程序的問題，解決其為系統的正常工作帶來的隱患，減少電子產品、測試儀器的短板，保證系統的安全可靠。
【附圖說明】
[0015]圖1是本發(fā)明的系統結構圖；
圖2是本發(fā)明的工作原理流程圖；
圖3是核心控制單元供電單元原理圖；
圖4是核心控制單元時鐘單元原理圖；
圖5是核心控制單元下載及調試單元原理圖；
圖6是核心控制單元測試接口單元原理圖；
圖7是數據融合單元供電單元原理圖；
圖8是數據融合單元程序下載及在線調試單元原理圖；
圖9是數據融合單元數據傳輸接口單元原理圖；
圖10是數據融合單元上位機通信單元原理圖。
【具體實施方式】
[0016]實施例1
如圖1，可編程邏輯芯片片內程序校驗系統，系統包括PC通信單元、數據融合單元、核心控制單元、電平轉換單元、被測芯片及其支持電路單元；所述的核心控制單元采用EPM1270GT144C4N型號CPLD作為核心控制芯片；所述的數據融合單元采用MK60DN512ZVLQ10型號32位嵌入式微控制器；所述的電平轉換單元采用TXBOIxx系列電平轉換芯片。
[0017]如圖2，可編程邏輯芯片片內程序校驗系統的工作原理為:在系統工作時，通過上位機向硬件平臺發(fā)送測試任務的命令信息；硬件平臺收到上位機的測試命令后，對其進行解析，得出要測試的芯片和具體測試項目；然后通過片選選出被測芯片，按照具體測試項目的不同在不同的數據通道傳送不同的數字信號，經過電平轉換后將特定電平加再在被測芯片的特定引腳；之后開始監(jiān)聽其某個或某些引腳的輸出情況并開啟測試超時計時器，若在計時未到是獲得了輸出數據，則在數據處理和融合打包之后上傳到PC端，由PC端上位機軟件根據輸入輸出之間的對應關系來判斷該芯片的片內程序功能是否正常，以此來表征此次片內程序校驗的最終結果；如果在開始監(jiān)聽輸出到測試超時時間到的范圍內，未監(jiān)聽到被測芯片的任何輸出，在記為測試超時引起的測試失敗，該芯片及片內程序分開放置，等待重新測試。
[0018]所述的可編程邏輯芯片片內程序校驗系統中的核心控制單元包括供電單元、時鐘單元、下載及調試單元、測試接口單元設計；
所述的供電單元:系統總電源為12V直流電源，而CPLD的工作電壓為3.3V，所以選擇了降壓型開關穩(wěn)壓電源芯片TPS5420D，完成12V到5V的電壓轉換，再通過AMSl117-3.3將5V變換成3.3V。在電源的輸入輸出端和CPLD的每組電源引腳和接地引腳之間都加入電解電容和普通無極性電容作為濾波電容，減小輸出電源的紋波，保證CPLD的工作電源紋波參數在其標稱的范圍之內，電路原理如圖3所示。
[0019]所述的時鐘單元:CPLD的工作時鐘來源于外部晶振輸入，雖然內部可以通過倍頻將工作主頻提高，但是源頭還是有賴于外部穩(wěn)定的時鐘信號輸入，時鐘單元雖然原理簡單，但是對系統的工作起著至關重要的作用，設計中采用高度穩(wěn)定和高精度的50M有源晶振，調整頻差為25PPm。該晶振采用3.3V供電，在電源正極端和接地端直接加入一個104電容完成去耦，提高晶振工作的穩(wěn)定性，使用O歐電阻緩沖信號輸入，電路原理圖如圖4。
[0020]所述的下載及調試單元:用硬件編程語言為CPLD編寫的程序需要利用usb-blaster下載器下載到CPLD中，程序調試的過程也需要通過下載調試接口程序調試，本發(fā)明使用的CPLD使用標準的10針下載調試接口 ；同時為了調試方便，為CPLD設計了阻容和按鍵配合的復位電路，在有需要的情況下，通過按鍵將CPLD復位，促使程序重新執(zhí)行，下載及調試單元電路如圖5。
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