專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用了二維存儲單元陣列的半導(dǎo)體集成電路，特別是，給出了適于實時進(jìn)行卷積運算等數(shù)字濾波處理或?qū)崟r進(jìn)行動態(tài)圖象的動態(tài)矢量搜索運算等使用了二維數(shù)據(jù)運算的半導(dǎo)體集成電路。
使用二維數(shù)據(jù)的信息處理有多種形式，特別是，在圖象處理中，由于CRT畫面上的象素排列為二維，因而要頻繁進(jìn)行二維數(shù)據(jù)的運算。具有代表性的有二維濾波處理。
圖2示出了現(xiàn)有技術(shù)的進(jìn)行圖象處理的半導(dǎo)體集成電路。該器件適合進(jìn)行二維濾波處理。Yoshiki Kobayashi在1987年2月的ISSCCDigest of Technical Papers第182—183頁上刊登的題為“A BiCMOSImage Processor with Line Memories”的論文中記述了該裝置。
下面，說明圖2的半導(dǎo)體集成電路的概要。圖2(a)是在半導(dǎo)體芯片上形成的上述半導(dǎo)體集成電路的框圖。如圖2(a)所示，該半導(dǎo)體集成電路由下列電路構(gòu)成對輸入的圖象數(shù)據(jù)進(jìn)行閾值處理等前置處理的前置處理運算電路PPU；存儲1行圖象并產(chǎn)生1行延遲的行存儲器LM1、LM2；移位寄存器SR；存儲濾波加權(quán)系數(shù)的數(shù)據(jù)存儲器DM；運算電路PE；含有加法電路的連接單元LU1、LU2等。圖2(b)是表示把圖2(a)的半導(dǎo)體集成電路用于3×3的空間濾波運算時運算方法的示例框圖。圖2(b)中，F(xiàn)32，F(xiàn)(x＋i)(y＋j)分別表示輸入的一幀圖象中第3行第2列象素的值(灰白值)和第(x＋i)行第(y＋j)列象素的值。另外，Wij、W—1—1…W11表示濾波系數(shù)，Rxy表示運算輸出的一幀圖象中第x第行、第y列象素的值。用該圖說明圖2(a)的半導(dǎo)體集成電路的動作。如所熟知的，3×3的空間濾波計算中，Rxy的值如圖2(b)所示的公式，表示為輸入圖象的象素值與濾波系數(shù)的積和運算。為求出Rxy的值，需要以輸入幀圖象的第x行、第y列的象素為中心的9個輸入圖象的象素值。被輸入的圖象數(shù)據(jù)首先輸入到前置處理運算電路PPU中。由于濾波處理中沒有必要實施閾值處理，因此，輸入的圖象數(shù)據(jù)被原樣不變地傳送到移位寄存器SR和行存儲器LM1中。行存儲器LM1的輸出信號是被延遲了1行后的輸出信號。由于行存儲器LM1的輸出被輸入到行存儲器LM2中，所以再次延遲1行后輸出。這樣，3×3的空間濾波(filter)計算中必要的輸入圖象的象素值就按行存入不同的移位寄存器中。圖2(b)中，示出了以F22為中心的9個輸入圖象的象素存入移位寄存器的狀態(tài)。存入移位寄存器中的9個象素值順序地輸入運算電路PE1、PE2、PE3，計算與對應(yīng)系數(shù)之積。把乘法運算的結(jié)果輸入到連接單元LU1、LU2中進(jìn)行加法運算，這時就求出Rxy的值。這樣，在圖2所示的現(xiàn)有技術(shù)的半導(dǎo)體集成電路中利用基于行存儲器的延遲，把全部3行的象素值輸入到3個運算電路，并行處理3個乘法運算。由此能夠?qū)嵭锌臻g濾波的高速處理。若根據(jù)上述文獻(xiàn)用基于1.8微米的加工技術(shù)的BiCMOS設(shè)備進(jìn)行了試制，其結(jié)果表明對于512×512象素構(gòu)成的電視圖象能夠?qū)崟r地處理3×3的空間濾波的計算。
本發(fā)明要解決的第1個任務(wù)是給出以高并行度進(jìn)行使用了二維數(shù)據(jù)的運算的半導(dǎo)體集成電路，第2個任務(wù)是以高集成度把能夠存儲大量二維數(shù)據(jù)的二維存儲單元陣列以及以高并行度進(jìn)行使用了二維數(shù)據(jù)的運算的多個運算電路集成在半導(dǎo)體芯片上。
如上所述，圖2所示的現(xiàn)有技術(shù)的半導(dǎo)體集成電路內(nèi)，在空間濾波的計算中通過3個3個并行地進(jìn)行1個輸出象素的計算中所必要的9個乘法運算而實現(xiàn)高速處理。然而，若考慮到將來就有必要進(jìn)一步提高并行度且高速化。
若使電視、工作站、個人計算機、游戲機等的圖象進(jìn)一步高品質(zhì)化，則就要增加1幀的象素數(shù)，使象素的頻率更高。另外，以更高的畫質(zhì)為目標(biāo)就要求復(fù)雜的處理，因而運算量增大，就要求運算速度越來越高。還有，預(yù)計在不久的將來，將廣泛使用具有通信功能，圖象顯示功能的便攜機?？梢栽O(shè)想，在這樣的機器中有必要對由通信功能所接收的動態(tài)圖象的數(shù)據(jù)進(jìn)行各種處理，進(jìn)行鮮明的畫面顯示。在這樣的機器中，作為電源裝置搭載了低電壓電池，由此驅(qū)動機器。然而，一般若降低電源電壓，則半導(dǎo)體集成電路的速度大致與此成比例地下降，所以，在現(xiàn)有技術(shù)的半導(dǎo)體集成電路中就存在運算速度不夠高的可能性。因而，期望有并行度更高、能夠高速進(jìn)行二維數(shù)據(jù)運算的半導(dǎo)體集成電路。
另外，在處理圖象的裝置中，為同時進(jìn)行用CPU生成、加工圖象和向CRT描繪圖象，則要使用至少存儲一個畫面的數(shù)據(jù)的所謂圖象存儲器。把該圖象存儲器和高度并行地進(jìn)行二維數(shù)據(jù)運算的裝置集成在同一塊半導(dǎo)體芯片上有助于處理圖象裝置的小型化，所以，對便攜機來說是特別期望的。
如果根據(jù)本發(fā)明代表性的實施例，則本發(fā)明的半導(dǎo)體集成電路的特征在于具有存儲單元陣列(MAR)、并行數(shù)據(jù)傳送電路(TRC)和多個運算電路(PE1—PEn)，其中，存儲單元陣列具備多條數(shù)據(jù)線(DG)、與該多條數(shù)據(jù)線(DG)相交叉的多條字線(W1—W3)以及設(shè)在上述多條數(shù)據(jù)線(DG)和多條字線(W1—W3)所需的交點上的多個存儲單元；并行數(shù)據(jù)傳送電路并行地傳送來自上述多條數(shù)據(jù)線(DG)的多個數(shù)據(jù)；多個運算電路以由該并行數(shù)據(jù)傳送電路(TRC)傳送的上述多個數(shù)據(jù)作為輸入信號；對于上述多個運算電路的各個運算電路，通過順序選擇地連接上述多條數(shù)據(jù)線(DG)中兩條以上的數(shù)據(jù)線，上述并行數(shù)據(jù)傳送電路(TRC)能把上述多個數(shù)據(jù)中的兩上以上的數(shù)據(jù)傳送到上述多個運算電路(PE1—PEn)的各運算電路，與此同時，上述多個運算電路(PE1—PEn)的相鄰運算電路也能夠從同一條數(shù)據(jù)線輸入相同的數(shù)據(jù)。
由于能夠存取的二維存儲陣列的數(shù)據(jù)具有重迭的范圍，所以，相鄰的運算電路能夠進(jìn)行用某象素近傍的象素值計算該象素值的圖象濾波運算。例如，3×3的濾波器中，為得到1個輸出象素的結(jié)果就需要輸入二維分布的周圍的3×3個象素，而把同一行的相鄰象素輸入到1個運算電路就能夠進(jìn)行行方向的濾波運算。另外，如果運算電路被設(shè)計為使用通過選擇多條字線中2條以上的字線讀出上述多個數(shù)據(jù)線群中1個數(shù)據(jù)線群這樣的多個數(shù)據(jù)群，進(jìn)行運算，則把3×3個輸入象素中垂直于行方向的象素輸入到1個運算電路就能夠進(jìn)行濾波運算。從而，把3×3的象素輸入到1個運算電路中，就能夠進(jìn)行濾波運算。進(jìn)而，相鄰的運算電路由于通過并行數(shù)據(jù)傳送電路其能夠存取的數(shù)據(jù)線范圍具有重迭，所以，多個運算電路能夠并行處理卷積運算和使用了3×3濾波等的二維數(shù)據(jù)的運算。


圖1是示出基于本發(fā)明的半導(dǎo)體集成電路(3×3空間濾波器)結(jié)構(gòu)的實施例。
圖2是現(xiàn)有技術(shù)的使用了行存儲器的半導(dǎo)體集成電路。
圖3是示出基于本發(fā)明的半導(dǎo)體集成電路(5×5空間濾波器)結(jié)構(gòu)的實施例。
圖4是表示在圖1的實施例中，為緩和運算電路的布圖間距的第1結(jié)構(gòu)的實施例。
圖5是示出圖4的實施例中并行數(shù)據(jù)傳送電路結(jié)構(gòu)的實施例。
圖6是示出圖4、5實施例中并行數(shù)據(jù)傳送電路控制方法的實施例。
圖7是示出圖1的實施例中，為緩和運算電路的布圖間距的第2結(jié)構(gòu)的實施例。
圖8是示出圖7的實施例中并行數(shù)據(jù)傳送電路結(jié)構(gòu)的實施例。
圖9是示出圖7、8的實施例中并行數(shù)據(jù)傳送電路控制方法的實施例。
圖10是示出應(yīng)用了本發(fā)明的動態(tài)矢量運算裝置結(jié)構(gòu)的實施例。
圖11是示出圖10的實施例中最小距離運算部件結(jié)構(gòu)的實施例。
<實施例>
圖1是表示基于本發(fā)明的半導(dǎo)體器件的實施例，示出了對于實時輸入的圖象數(shù)據(jù)進(jìn)行3×3空間濾波運算的器件的結(jié)構(gòu)。圖1中示出了本實施例的結(jié)構(gòu)、圖象幀的象素、器件內(nèi)存儲單元，并由此說明了并行數(shù)據(jù)傳送電路的控制方法。若根據(jù)本實施例，則能夠并行進(jìn)行輸出圖象幀的每行的空間濾波運算。如圖所示，本實施例的構(gòu)成如下用于逐行存入輸入象素Fxy并且并行寫入到二維存儲陣列MAR的串行存取存儲器SAM1，用于把從串行存取存儲器SAM1輸出的象素值存儲為3行的二維存儲陣列MAR，用于并行讀出二維存儲陣列MAR中1行象素的值并鎖存的讀出放大器SA，把讀出的值并行地傳送到運算電路群的并行數(shù)據(jù)傳送電路TRC，存儲濾波系數(shù)的數(shù)據(jù)存儲器DM以及并行進(jìn)行積和運算的運算電路群PE1、PE2、…PEn。下面，用圖1說明本實施例。
首先，由P位構(gòu)成的輸入圖象順序地輸入到串行存取存儲器SAM1中。輸入圖象的第1行象素值F11、F12、…，F(xiàn)1k一旦存入就被并行地寫入到二維存儲陣列MAR的字線W1。接著，同樣地，輸入圖象的第2、第3行象素值，每存入串行存取存儲器SAM1就被寫入到字線W2、W3。按上述過程，為計算輸出圖象幀的1行象素值所必需的3行數(shù)據(jù)就已在二維存儲陣列中準(zhǔn)備完畢。這時，輸入圖象幀和二維存儲陣列MAR的字線上數(shù)據(jù)之間的對應(yīng)關(guān)系如左下方所示。
在下1行的數(shù)據(jù)被寫入串行存取存儲器SAM1期間，并行計算輸出象素幀的第2行象素值R11、R12、…R1k。這時，并行數(shù)據(jù)傳送電路的控制如圖1右下方所示執(zhí)行9個運算周期。首先，在第1周期，讀出存儲在二維存儲陣列MAR的字線W1上的1行輸入圖象，通過數(shù)據(jù)線群DG，鎖存在讀出放大器SA中。在這里，構(gòu)成并行傳送電路TRC的選擇器SEL的開關(guān)L、C、R中，接通開關(guān)L。由此，通過并行傳送電路TRC把輸入象素F11傳送到運算電路PE1，輸入象素F12傳送到運算電路PE2，…，輸入象素F1k—2傳送到運算電路PEn中。同時，從數(shù)據(jù)存儲器DM讀出加權(quán)系數(shù)C—1—1，進(jìn)行和輸入到運算電路中的輸入象素相乘的運算。接著，在第2個周期，閉合選擇器SEL中的開關(guān)C，通過并行傳送電路把輸入象素F12傳送到運算電路PE1中，把輸入象素F13傳送到運算電路PE2，…，把輸入象素F1k—1傳送到運算電路PEn中，進(jìn)行加權(quán)系數(shù)C—10和輸入象素間的相乘運算。在第3個周期，選擇器SEL內(nèi)的開關(guān)R閉合，同樣地通過并行傳送電路，把輸入象素F13、F14…F1k分別輸入到運算電路PE1、PE2、…，PEn中，進(jìn)行加權(quán)系數(shù)C—11和輸入象素之間的相乘運算。這樣，在使用了存儲在二維存儲陣列MAR的字線W1的輸入圖象后，再選擇字線W2讀出1行輸入圖象，鎖存在讀出放大器SA中。而且，在第4個周期，閉合選擇器SEL中的開關(guān)L，把輸入象素F21、F22、…，F(xiàn)2k—2分別傳送到運算電路PE1、PE2、…，PEn中，進(jìn)行和加權(quán)系數(shù)C0—1的相乘運算并加上前面已計算出的值。接著，在第5個周期，閉合選擇器SEL中的開關(guān)C，把輸入象素F22、F23、…，F(xiàn)2k—1分別輸入到運算電路PE1、PE2、…、PEn中，進(jìn)行和加權(quán)系數(shù)C00的相乘運算并加上前面已計算出的值。同樣，在第6個周期，閉合選擇器SEL中的開關(guān)R，把輸入象素F23、F24、…，F(xiàn)2k分別輸入到運算電路PE1、PE2、…，PEn中，進(jìn)行和加權(quán)系數(shù)C01的相乘運算并加上前面已計算出的值。進(jìn)而，在第7到第9周期中，若選擇字線3進(jìn)行同樣的計算，則運算電路PE1、PE2、…，PEn中就求出了輸出幀中第2行象素的值R22、R23、…，R2k—1。把這些值并行傳送到串行存取存儲器SAM2，順序輸出。另外，對于端部的象素，由于沒有所需的輸入象素，故可如圖示那樣傳送。為進(jìn)行輸出圖象下一行的運算則重復(fù)同樣的動作即可。即，一旦在串行存取存儲器SAM1中存入1行的象素信息，則就把這1行的象素信息傳送到二維存儲陣列中最先重寫的字線，在下行象素信息寫入到串行存取存儲器SAM1的期間進(jìn)行輸出圖象1行的運算。這樣，根據(jù)本實施例就能夠并行地實時處理輸出幀中同一行上多個圖象的二維3×3空間濾波運算。各運算電路最好在輸入1行圖象的時間內(nèi)結(jié)束運算和數(shù)據(jù)傳送。這樣，與在每次輸入1個象素的時間內(nèi)進(jìn)行運算的現(xiàn)有技術(shù)相比，加長了可用于運算的時間。換言之，在輸入象素的頻率很高時也能夠進(jìn)行實時處理。
另外，如上述所說明的，本實施例中，能夠通過并行數(shù)據(jù)傳送電路TRC把鎖存在1個讀出放大器中的信息傳送到不同的運算電路。這樣，在運算中就不使鎖存在讀出放大器中的數(shù)據(jù)在讀出放大器之間移動或在運算電路間傳送數(shù)據(jù)，從而能夠并行處理二維空間濾波或卷積運算。這樣，由于不需要用于讀出放大器之間及運算電路之間傳送動作的多余電路，因此能夠?qū)崿F(xiàn)高集成度低功耗的器件。如圖1所示，本實施例中，把運算電路配置在二維存儲陣列MAR的正下方。這樣，從二維存儲陣列到運算電路間的數(shù)據(jù)傳送距離就幾乎一定，而且能夠非常短。這樣，就有參與傳送的延遲時間較短的優(yōu)點，還有運算電路間的分散性小從而易于得到運算電路之間同步的優(yōu)點。還有，由于并行數(shù)據(jù)傳送電路和運算電路緊靠存儲陣列的正下方配置，因此，能夠高集成化，還能夠抑制伴隨象素傳送的功耗。
圖1的實施例是進(jìn)行3×3的濾波計算的器件。為此，并行數(shù)據(jù)傳送電路連接1個運算電路和3象素的數(shù)據(jù)線，連接讀出放大器和運算電路并使相鄰的運算電路之間具有2個象素的重迭。顯而易見，在圖1的實施例中，通過變更并行數(shù)據(jù)傳送電路和存儲陣列的結(jié)構(gòu)，能夠進(jìn)行3×3以上任意大小的濾波的計算。圖3是示出了能夠進(jìn)行5×5的濾波計算的運算器件結(jié)構(gòu)例的實施例。本實施例是在圖1的實施例中分別把二維存儲陣列MAR的字線數(shù)增加為5條，把并行數(shù)據(jù)傳送電路TRC的重迭增加為4象素。作為構(gòu)成并行數(shù)據(jù)傳送電路TRC的選擇器SEL，使用從5p位數(shù)據(jù)選擇P位數(shù)據(jù)的5比1的選擇器，還增加了數(shù)據(jù)存儲器的容量，使得能夠存儲5×5的濾波所必要的25個系數(shù)。本實施例中，1個運算電路能夠從相應(yīng)于5個象素的讀出放大器中接受數(shù)據(jù)，在相鄰的運算電路中共用數(shù)據(jù)線群DG中4個象素的數(shù)據(jù)線。這樣，和圖1的實施例相同，在順序選擇二維存儲陣列的字線的同時，能夠并行進(jìn)行5×5的濾波計算。還有，本實施例中，不僅能進(jìn)行5×5的濾波運算，顯而易見，通過使用5條字線中的4條以及連接在1個傳送電路TRC上的5組配線中的4組能夠構(gòu)成4×4的濾波器。同樣，也能夠進(jìn)行3×3和2×2的濾波運算。
在圖1、3的實施例中，若用P位表示象素的值，則最好每P條數(shù)據(jù)線配置1個運算電路。例如，象素的值用8位的精度表示時，運算電路可以配置為收納8條數(shù)據(jù)線的間距。然而，在運算電路的規(guī)模較大或者二維存儲陣列的數(shù)據(jù)線的間距較狹小時，也要考慮到配置運算電路困難的情況。
在這種情況下，能夠使用圖4的實施例。圖4是在進(jìn)行3×3的濾波計算的圖1器件中，為緩和運算電路的布圖間距的1個實施例。本實施例中，把輸入到串行存取存儲器SAM1中的1行輸入圖象通過由分配器DIS構(gòu)成的并行數(shù)據(jù)傳送電路TRC1傳送到具有3行容量的寄存器RG1，把1行的運算電路配置在3倍布圖寬度的范圍。這樣，運算電路的布圖間距就成為圖1的實施例的3倍。在圖1的實施例中，1個運算電路能傳送來自3個象素的數(shù)據(jù)線的數(shù)據(jù)，相鄰的運算電路中的傳送通路各重迭2條。與此相對，本實施例中，1個運算電路能夠傳送來自9個象素的數(shù)據(jù)線的數(shù)據(jù)，相鄰的運算電路之間共有6條數(shù)據(jù)線而構(gòu)成并行數(shù)據(jù)傳送電路。下面，用圖4說明本實施例的動作。
首先，輸入圖象的第1行若存儲到串行存儲器SAM1，則導(dǎo)通全部分配器DIS內(nèi)的開關(guān)L，并行寫入到寄存器RG1中。接著，如果輸入圖象的第2行存儲到串行存儲器SAM1中，則這次導(dǎo)通全部分配器DIS內(nèi)的開關(guān)C，并行寫入到寄存器RG1中。進(jìn)而，如果輸入圖象的第3行存儲到串行存取存儲器SAM1中，則導(dǎo)通全部分配器DIS內(nèi)的開關(guān)R，并行寫入到寄存器RG1中。這樣，一旦通過數(shù)據(jù)線群DG從寄存器RG1把寫入寄存器RG1中的連續(xù)的第1、2、3行圖象并行傳送到RG2中，則寄存器RG2中就備齊了進(jìn)行輸出圖象第2行的運算所必須的3行輸入圖象的象素。通過并行數(shù)據(jù)傳送電路TRC2，把這些數(shù)據(jù)傳送到運算電路求出輸出圖象第2行象素的值。還有，數(shù)據(jù)的傳送和運算要在輸入圖象的第4行被寫入串行存取存儲器SAM1期間進(jìn)行。如果對輸出圖象第2行象素值的計算結(jié)束，并且輸入圖象的第4行已被寫入到串行存取存儲器SAM1中，就導(dǎo)通分配器DIS中的開關(guān)L，重寫寄存器RG1的1/3內(nèi)容。這時，由于寄存器RG1中備齊了輸入圖象的第2、3、4行的圖象，因而從寄存器RG1并行地把這些數(shù)據(jù)傳送到RG2，進(jìn)行輸出圖象第3行的計算。如果在每次把1行輸入圖象存入串行存取存儲器SAM1時都繼續(xù)這樣的操作，就能夠連續(xù)地并行進(jìn)行3×3的濾波計算。另外，用圖5、6說明在上述的動作中，如何從寄存器RG2向運算電路傳送數(shù)據(jù)進(jìn)行運算。
圖5(a)、(b)示出用于圖4的實施例的并行數(shù)據(jù)傳送電路TRC2的結(jié)構(gòu)例。如圖5(a)所示，并行數(shù)據(jù)傳送電路TRC2的選擇器SEL排成兩層連接，每個選擇器SEL中輸入3個控制信號φLi、φCi、φRi。選擇器SEL如圖5(b)的左圖所示由3個開關(guān)L、C、R構(gòu)成。若用控制信號φLi導(dǎo)通開關(guān)L，則輸出左側(cè)的輸入信號INL，若用控制信號φCi導(dǎo)通開關(guān)C，用控制信號φRi導(dǎo)通開關(guān)R，則分別輸出中間的輸入信號INC和右側(cè)的輸入信號INR。這些開關(guān)如圖5(b)的右方所示能夠由并聯(lián)的MOS晶體管構(gòu)成。在圖5(a)中示出了把輸入圖象的第1、2、3行傳送到寄存器RG2的狀態(tài)。如前述，在這種狀態(tài)下，要把用于并行計算輸出圖象第2行的象素數(shù)據(jù)傳送到運算電路。在圖6中示出了用于上述動作的控制信號的時序。圖6中，φL1、φC1、φR1以及φL2、φC2、φR2分別是構(gòu)成圖5(a)的并行數(shù)據(jù)傳送電路TRC2的選擇器SEL的控制信號。圖6中還示出在各時刻，并行數(shù)據(jù)傳送電路TRC2的輸出中的左端所示的4個TNO0、TNO1、TNO2、TNO3的哪一個象素數(shù)據(jù)被輸出的狀況。如圖5(a)所示，運算電路PE1上接有并行數(shù)據(jù)傳送電路TRC的輸出TNO1。從而，由圖6可知，運算電路PE1中輸入F11、F12、F13、F21、F22、…，等是以F22為中心的3×3個象素數(shù)據(jù)。同樣，運算電路PE2中輸入以F23為中心的3×3個象素數(shù)據(jù)，運算電路PE3中輸入以F24為中心的3×3個象素數(shù)據(jù)。從而，使用運算電路PE1、PE2、PE3，…，就能夠并行進(jìn)行輸出圖象第2行的運算。輸出圖象第3行以后的運算也能夠同樣地進(jìn)行。另外，對于左端所示的TNO0由于不能夠進(jìn)行3×3的濾波運算，因而和圖1相同，不通過運算電路而直接輸出。如上所述，如果用圖4、5、6所示的實施例，則在緩和了運算電路布圖間距的情況下，還能夠在輸出圖象的每1行并行地進(jìn)行二維空間濾波運算。還有，這里示出了關(guān)于3×3濾波器的情況，然而也能夠容易地擴展到用于更大的濾波器的運算。
圖7是在表示進(jìn)行3×3濾波器計算的圖1所示器件中用于緩和運算電路的布圖間距的第2個實施例。圖4中，通過把和圖1的器件數(shù)量相同的運算電路配置在3倍的布圖寬度上面實現(xiàn)了布圖間距的緩和。與此相反，本實施例中通過把運算電路的數(shù)量取為1/3，把這些運算電路配置在和圖1的實施例相同的布圖寬度謀求布圖間距的緩和。圖8(a)、(b)示出用于圖7實施例的并行數(shù)據(jù)傳送電路TRC1的結(jié)構(gòu)例。圖8(a)中，讀出放大器SA上示出輸入圖象的第1行象素值F11、F12、…，被傳送的狀態(tài)。并行數(shù)據(jù)傳送電路TRC1如圖7所示由從5P位中選擇P位的一種5比1的選擇器SEL構(gòu)成。圖8(b)中，示出了用從2P位選擇P位的一種2比1的選擇器SEL2—1構(gòu)成圖7的選擇器SEL的實施例。選擇器排列成3層連接，各選擇器SEL2—1上輸入兩個控制信號φLi、φRi。選擇器SEL2—1如圖8(b)的左方所示，由2個開關(guān)L、R構(gòu)成。若用控制信號φLi導(dǎo)通開關(guān)L，就輸出左側(cè)的輸入信號INL，若用控制信號φRi導(dǎo)通開關(guān)R，就輸出右側(cè)的輸入信號INR。這些開關(guān)如圖8(b)的右方所示可以通過并聯(lián)MOS晶體管構(gòu)成。
下面，用圖9說明圖7、8所示的實施例的動作。圖9中，(φL1、φR1)、(φL2、φR2)、(φL3、φR3)分別是構(gòu)成圖8所示并行數(shù)據(jù)傳送電路TRC1的選擇器SEL的控制信號。圖9中示出了字線的選擇及上述控制信號的時序，還示出了并行數(shù)據(jù)傳送電路TRC1的輸出中從左端的4個TNO0、TNO1、TNO2、TNO3輸出的象素數(shù)據(jù)以及使并行數(shù)據(jù)傳送電路TRC2內(nèi)分配器的開關(guān)L、C、R導(dǎo)通的時序。本實施例中，由于把運算電路數(shù)取為1/3，所以，用1個運算電路進(jìn)行連續(xù)3個輸出象素的運算。首先，輸入圖象的第1行存入圖7的串行存儲器SAM1后，就把這些數(shù)據(jù)傳送到二維存儲陣列MAR的字線W1。在第2、第3行也同樣地傳送到字線W2、W3之后，開始輸出圖象第2行的運算。通過數(shù)據(jù)線群DG讀出字線W1上的輸入圖象的第1行。如圖8所示，讀出放大器從左端開始鎖存了輸入圖象的象素F11、F12、F13、…，之后。就如圖9的周期t1欄中所示，切換并行數(shù)據(jù)傳送電路TRC1內(nèi)選擇器SEL的控制信號。于是，由于并行數(shù)據(jù)傳送電路TRC的輸出通過TNO1、TNO2、TNO3把F11、F14、F17，…分別傳送到運算電路PE1、PE2、PE3中，因而，用乘法器MT1、MT2、…進(jìn)行和從數(shù)據(jù)存儲器讀出的加權(quán)系數(shù)之間的相乘運算，把結(jié)果存入寄存器RG1、RG2、…中。接著，如圖9的周期t2欄所示，一旦切換了選擇器SEL的控制信號，則這次把F12、F15、F18、…，分別傳送到PE1、PE2、PE3、…，進(jìn)行這些數(shù)據(jù)和加權(quán)系數(shù)之間的相乘運算，然后加上已存入寄存器中前面的結(jié)果再存入寄存器。進(jìn)而，如圖9的周期t3欄所示，切換控制信號，把F13、F16、F19、…，分別傳送到PE1、PE2、PE3、…，進(jìn)行乘法運算再加上前面的結(jié)果。通過圖7的并行數(shù)據(jù)傳送電路TRC2內(nèi)分配器DIS的開關(guān)L，把至此為止的結(jié)果寫入串行存取存儲器SAM2中。串行存取存儲器SAM2被間斷地寫入數(shù)據(jù)。
接著，在把第1行輸入象素鎖存在讀出放大器的狀態(tài)下，進(jìn)行如圖9的周期t4到t6所示數(shù)據(jù)的傳送，導(dǎo)通分配器DIS的開關(guān)C，把運算結(jié)果間斷地寫入串行存取存儲器SAM2中。
進(jìn)而，在把第1行輸入象素鎖存在讀出放大器的狀態(tài)下，繼續(xù)進(jìn)行如圖9的周期t7到t9所示數(shù)據(jù)的傳送，導(dǎo)通分配器DIS的開關(guān)R，把運算結(jié)果間斷地寫入串行存取存儲器SAM2中。然后，選擇字線W2，把第2行的輸入象素鎖存在讀出放大器中，進(jìn)行同樣的運算。其中，在周期t1、t4、t7的初始，把用第1行輸入象素所得到的結(jié)果從串行存取存儲器SAM2送入圖7所示的寄存器RG1、RG2…，而且加上新求出的乘法結(jié)果。選擇字線W3，把第3行的輸入象素鎖存到讀出放大器中并進(jìn)行同樣的動作，則SAM2中就求出輸出圖象第2行的所有象素的值。如果在每1行的輸入圖象存在串行存取存儲器中時都繼續(xù)這樣的操作，就能夠不斷地進(jìn)行3×3濾波計算。本實施例中，和圖4的實施例相同，具有能把運算電路的布圖間距擴展為圖1實施例3倍的優(yōu)點。本實施例中，由于1個運算電路進(jìn)行連續(xù)3個輸出象素的運算，因此，可以只用1/3的運算電路，從而適用于不能在一片芯片上集成眾多運算電路的情況。還有，顯而易見，為進(jìn)一步緩和運算電路的間距，可以構(gòu)成用1個運算電路做連續(xù)3個象素以上的運算。顯而易見，為實現(xiàn)這一點，可以構(gòu)成在把相鄰運算電路中傳送路徑的重迭取為2條的狀態(tài)下，能夠把來自更多的讀出放大器的數(shù)據(jù)傳送到1個運算電路的傳送網(wǎng)。
以上，在至第9圖為止所說明的實施例中，以二維線性濾波器為例進(jìn)行了說明。如果使用這些實施例，則通過改變?yōu)V波器的大小、系數(shù)就能夠高速處理圖象中的線和邊緣的上升，或者平滑等。還有，通過改變運算電路的功能，還能夠高速地進(jìn)行特定參數(shù)的提取，或者中位濾波器等非線性濾波器的運算。進(jìn)而，如果上述的實施例是使用二維分布的近傍單元的信息進(jìn)行輸出的運算的形式，當(dāng)然也能夠利用上述之外的各種運算，例如，單元自動控制器以及僅與近傍的神經(jīng)細(xì)胞相結(jié)合的神經(jīng)網(wǎng)絡(luò)的計算等。另外，在說明上述實施例的圖中，二維存儲單元陣列內(nèi)僅存入了處理所必需的數(shù)行象素數(shù)據(jù)。而通過增加二維存儲單元陣列中字線數(shù)，還很容易存入更多行的象素數(shù)據(jù)。例如，如果要存儲1幀的數(shù)據(jù)，就可以作為所謂幀存儲器使用。這時，僅在二維存儲單元陣列的一部分上施加運算，其余部分照原樣通過直接從串行存儲器讀出而輸出，這樣就能夠僅對畫面的一部分施行濾波等的處理。另外，通過只變更對字線的控制還能容易地移動施行運算的區(qū)域。
以下，把本發(fā)明用于濾波器之外的例子，示出了用于動態(tài)矢量檢測的實施例。動態(tài)矢量的檢測在數(shù)字動態(tài)圖象的壓縮、擴張方面是有用的處理，而由于運算量很多，故期望有進(jìn)行高速檢測動態(tài)矢量的器件。如所熟知的，動態(tài)矢量的檢測用以下方法進(jìn)行把輸入圖象分解為由多個象素構(gòu)成的象素塊，對各個塊與參考圖象對應(yīng)位置的象素塊以及在其近傍的多個象素塊進(jìn)行比較，求出距離最小的塊，并求出和輸入圖象的象素塊之間的坐標(biāo)差。
圖10和圖11所示的是應(yīng)用本發(fā)明進(jìn)行動態(tài)圖象的動態(tài)矢量運算的器件的實施例。以下，為簡單說明，取象素塊的大小為3×3個象素，取搜索范圍為上下左右2個象素，而本實施例不限定于這些數(shù)字，能夠容易地擴展。圖10示出了進(jìn)行動態(tài)矢量的運算的器件，圖11示出了求在圖10中得出的象素塊之間距離的最小值并表示了輸出動態(tài)矢量的最小距離運算單元的結(jié)構(gòu)。下面，說明本實施例的結(jié)構(gòu)和動作。
在圖10的器件中，輸入圖象的象素Fxy和用于比較的參考圖象的象素REFxy分別實時輸入到串行存取存儲器SAM2和SAM1中。輸入到串行存取存儲器后，再分別傳送到3行的二維緩沖陣列BAF2、BAF1，進(jìn)而向用于比較的二維存儲陣列MAR2、MAR1傳送。二維存儲陣列MAR2能夠存儲3行的輸入圖象，所以，3×3象素大小的象素塊能夠存儲為1列。另一方面，二維存儲陣列MAR1中，與MAR2內(nèi)的輸入圖象的象素塊相應(yīng)的位置再加入上下各2行共能夠存儲7行輸入圖象。另外，輸入到串行存取存儲器SAM2中的輸入圖象比輸入到SAM1的參考圖象遲輸入2行，每存入1行數(shù)據(jù)，就從SAM1、SAM2中分別向BAF1、2、MAR1、2傳送數(shù)據(jù)。由此，MAR1內(nèi)的圖象就成為在與MAR2內(nèi)的輸入圖象的象素塊相當(dāng)?shù)奈恢蒙显偌尤肷舷?行。3行的二維緩沖陣列BAF2、BAF1是為了在求1列象素塊的動態(tài)矢量期間，暫時存儲用于求下一列象素塊的動態(tài)矢量的數(shù)據(jù)。每結(jié)束一列象素塊動態(tài)矢量的運算，這些二維緩沖陣列BAF1、BAF2的數(shù)據(jù)就向MAR1、MAR2傳送。進(jìn)行下一列象素塊動態(tài)矢量的運算。為了像上述那樣求動態(tài)矢量，要計算輸入圖象的象素塊和在其上下左右錯開了位置的參考圖象象素塊之間的距離。象素塊之間的距離能夠通過合計構(gòu)成1個象素塊的象素和構(gòu)成一方象素塊的象素的值差獲得。圖10的實施例中，用運算電路PE1、…，PEn并行計算從存儲陣列MAR2和MAR1中讀出的象素間的距離。若在每次各選擇1條存儲陣列MAR2的字線時切換并行數(shù)據(jù)傳送電路TRC2的控制信號φL、φC、φR，則就能夠把不同象素塊的象素傳送到每個運算電路。另一方面，存儲陣列MAR1中，在與MAR2內(nèi)輸入圖象的象素塊相當(dāng)?shù)奈恢迷偌由掀渖舷露喑龅?行上面有參考圖象的數(shù)據(jù)。從而，通過切換字線，就能夠在與輸入圖象的象素塊相當(dāng)位置及其上下2象素的范圍內(nèi)改變傳送象素的y坐標(biāo)。進(jìn)而，通過切換并行數(shù)據(jù)傳送電路TRC1的控制信號，沿x方向也能夠把在與輸入圖象的象素塊相當(dāng)?shù)奈恢眉捌渥笥?象素合計共7個象素的范圍內(nèi)錯開了位置的象素傳送到各運算電路。從而，輸入到運算電路中的參考圖象的象素塊的坐標(biāo)對于輸入圖象就有可能沿x、y方向在兩個象素的范圍內(nèi)偏移。另外，并行數(shù)據(jù)傳送電路TRC1的信號線中需要各重迭4條，而TN1的信號線中不需要重迭。
把輸入圖象的象素塊和參考圖象的象素塊之間的距離求出如下。首先，固定坐標(biāo)的偏移量，把輸入圖象的象素塊和參考圖象的象素塊的象素傳送到各運算電路PE1，…，PEn。在運算電路中求出的象素之間的距離被傳送到累加器Acc1、…，Accn，加上1個象素塊的值。這樣求出的象素塊之間的距離傳送到最小距離運算單元MIN1，…，MINn。在最小距離運算單元求象素塊之間的距離為最小的坐標(biāo)的偏移量。最小距離運算部件的結(jié)構(gòu)示于圖11。用圖11說明動作。如圖11所示，最小距離運算部件MINi由比較電路COM、寄存器REG1、REG2以及開關(guān)SWB1、SWB2構(gòu)成。如果對于特定的偏移量Δx、Δy求出象素塊間的距離BLDi(Δx、Δy)，則輸入到比較電路。用比較電路COM對新求出的象素塊間距BLDi(Δx、Δy)和已求出并存在寄存器REG1中的關(guān)于其它偏移量Δx′、Δy′的象素塊間距BLDi(Δx′、Δy′)進(jìn)行比較。其結(jié)果，如果BLDi(Δx、Δy)小則導(dǎo)通開關(guān)SWB1，寄存器REG1的內(nèi)容被更新為BLDi(Δx、Δy)。寄存器REG2中存儲著偏移量(Δx′、Δy′)，而這時也導(dǎo)通開關(guān)SWB2更新為(Δx、Δy)。反之，BLDi(Δx、Δy)大時，開關(guān)SWB1、SWB2不導(dǎo)通，不更新寄存器的內(nèi)容。通過用所有的偏移量進(jìn)行以上的動作，在寄存器REG2中就求出象素塊間距為最小的偏移量，即動態(tài)矢量MC。圖10中，由于并行求出1列象素塊的動態(tài)矢量，因此，把這些數(shù)據(jù)傳送到串行存取存儲器SAM3并順序輸出到芯片之外。
如以上所說明的，若根據(jù)圖10、11的實施例。則能夠?qū)τ谳斎雸D象實時地并行求出1列象素塊的動態(tài)矢量。從而，如果在利用動態(tài)矢量的動態(tài)圖象壓縮、擴張系統(tǒng)中搭載基于本發(fā)明的半導(dǎo)體集成電路，就能夠進(jìn)行高速處理。另外，在圖10的結(jié)構(gòu)中，當(dāng)然也能夠用圖4、圖7的方法緩和運算電路的間距。
至此，說明了應(yīng)用本發(fā)明的實施例。在已說明的實施例中，使用的是具有能夠存儲1行以上象素數(shù)據(jù)的字線的二維存儲陣列。然而，如果字線長度過長則增大配線容量和電阻，有時難于高速驅(qū)動。在這種情況下，可以分割陣列。然而，在該情況下，如果單純地分割，則配置在子陣列端部的運算電路中所需要的象素就存在于相鄰的子陣列中。從而產(chǎn)生了特別設(shè)置存取通道的必要性。為避開這一點，可以在相鄰的子陣列之間雙重地具有子陣列端部的象素數(shù)據(jù)。另外，在為說明實施例的圖中，對于二維存儲陣列的詳細(xì)結(jié)構(gòu)、或者控制信號的產(chǎn)生方法省略了說明，而這些用一般的LSI中所使用的技術(shù)就能夠容易地構(gòu)成。例如，二維存儲陣列中能夠使用由1個晶體管單元構(gòu)成的DRAM陣列。這種情況下，由于能夠高集成地制做二維存儲陣列，所以與使用了SRAM陣列的情況相比，能夠在相同尺寸的芯片上更多地集成運算電路，由此，能夠進(jìn)行更高速的處理。還有，如以上所說明的，本發(fā)明的實施例中，很多情況下是在短時間內(nèi)使用存儲陣列中的全部信息。從而，即使應(yīng)用DRAM陣列時運算中也能自動地進(jìn)行更新。從而，具有不必中斷運算進(jìn)行更新的優(yōu)點。
如果用基于本發(fā)明的半導(dǎo)體集成電路，就能并行處理使用了二維數(shù)據(jù)的運算，這些運算包括二維空間濾波、卷積運算，或者為搜索圖象間動態(tài)矢量的運算等，從而，能夠?qū)崟r高速處理上述運算。
權(quán)利要求
1.半導(dǎo)體集成電路，其特征在于具有存儲單元陣列、并行數(shù)據(jù)傳送電路和多個運算電路，其中，存儲單元陣列具有多條數(shù)據(jù)線、和該多條數(shù)據(jù)線相交叉的多條字線，以及設(shè)在上述多條數(shù)據(jù)線和上述多條字線的所希望的交點處的多個存儲單元；并行數(shù)據(jù)傳送電路并行傳送來自上述多條數(shù)據(jù)線的多個數(shù)據(jù)；多個運算電路把由該并行數(shù)據(jù)傳送電路傳送的上述多個數(shù)據(jù)作為輸入信號；通過對上述多個運算電路中的各運算電路順序選擇并連接上述多條數(shù)據(jù)線中2條以上的數(shù)據(jù)線，上述并行數(shù)據(jù)傳送電路能把上述多個數(shù)據(jù)中兩個以上的數(shù)據(jù)傳送到上述多個運算電路中的各運算電路，同時上述多個運算電路的相鄰運算電路能從同一條數(shù)據(jù)線輸入相同的數(shù)據(jù)。
2.權(quán)利要求1中所述的半導(dǎo)體集成電路，其特征在于通過選擇上述多條字線中兩條以上的字線，上述多個運算電路中的各運算電路使用從多條數(shù)據(jù)線中的1條數(shù)據(jù)線所讀出的多個數(shù)據(jù)進(jìn)行運算。
3.權(quán)利要求1或2中任一項所述的半導(dǎo)體集成電路，其特征在于該半導(dǎo)體集成電路中還具有第1串行存取存儲器和第2串行存取存儲器，其中第1串行存取存儲器在存入從外部輸入的串行數(shù)據(jù)的同時把上述串行數(shù)據(jù)并行輸出到上述多條數(shù)據(jù)線；第2串行存取存儲器把上述多個運算電路的輸出數(shù)據(jù)變換為串行數(shù)據(jù)并輸出到外部。
4.權(quán)利要求1至3中任一項所述的半導(dǎo)體集成電路，其特征在于該半導(dǎo)體集成電路中，上述多個運算電路的各運算電路使用來自上述存儲單元陣列的上述多個數(shù)據(jù)和預(yù)定常數(shù)進(jìn)行運算。
5.一種半導(dǎo)體集成電路，其特征在于具有存儲單元陣列、并行數(shù)據(jù)傳送電路和多個運算電路，其中，存儲單元陣列具有多個數(shù)據(jù)線群、與該多個數(shù)據(jù)線群相交叉的多條字線、設(shè)在上述多個數(shù)據(jù)線群和上述多條字線的所需交點處的多個存儲單元；并行數(shù)據(jù)傳送電路并行傳送來自上述多個數(shù)據(jù)線群的多個數(shù)據(jù)群；多個運算電路把由該并行數(shù)據(jù)傳送電路傳送的上述多個數(shù)據(jù)群作為輸入信號；通過對于上述多個運算電路的各運算電路順序選擇并連接上述多個數(shù)據(jù)群中兩個以上的數(shù)據(jù)線群，上述并行數(shù)據(jù)傳送電路能把上述多個數(shù)據(jù)群中兩個以上的數(shù)據(jù)群傳送到上述多個運算電路中的各運算電路，同時上述多個運算電路的相鄰運算電路能從同一個數(shù)據(jù)線群輸入相同的數(shù)據(jù)群。
6.權(quán)利要求5中所述的半導(dǎo)體集成電路，其特征在于該半導(dǎo)體集成電路中，通過選擇上述多條字線中兩條以上的字線，上述多個運算電路中的各運算電路用由上述多個數(shù)據(jù)線群中的1個數(shù)據(jù)線群讀出的多個數(shù)據(jù)群進(jìn)行運算。
7.權(quán)利要求5或6中任一項所述的半導(dǎo)體集成電路，其特征在于該半導(dǎo)體集成電路具有第1串行存取存儲器和第2串行存取存儲器，其中，第1串行存取存儲器存入從外部輸入的串行數(shù)據(jù)的同時把該串行數(shù)據(jù)并行輸出到上述多個數(shù)據(jù)線群；第2串行存取存儲器把上述運算電路的數(shù)據(jù)變換為串行數(shù)據(jù)并輸出到外部。
8.權(quán)利要求5至7中任一項所述的半導(dǎo)體集成電路，其特征在于該半導(dǎo)體集成電路中上述多個運算電路的各運算電路用來自上述存儲單元陣列的上述多個數(shù)據(jù)和預(yù)定常數(shù)進(jìn)行運算。
9.一種半導(dǎo)體集成電路，其特征在于具有第1和第2存儲單元陣列、第1并行數(shù)據(jù)傳送電路和第2并行數(shù)據(jù)傳送電路、多個運算電路，其中，第1和第2存儲單元陣列具有多條數(shù)據(jù)線、與多條數(shù)據(jù)線相交的多條字線、以及設(shè)在上述多條數(shù)據(jù)線和上述多條字線所需交點處的存儲單元；第1并行數(shù)據(jù)傳送電路并行傳送來自上述第1存儲單元陣列中上述多條數(shù)據(jù)線的多個第1數(shù)據(jù)；第2并行數(shù)據(jù)傳送電路并行傳送來自上述第2存儲單元陣列中上述多條數(shù)據(jù)線的多個第2數(shù)據(jù)；多個運算電路以由上述第1和第2并行數(shù)據(jù)傳送電路傳送的所述多個第1及第2數(shù)據(jù)作為輸入信號；通過對于上述多個運算電路中的各運算電路順序選擇連接上述多個第1數(shù)據(jù)線中兩個以上的數(shù)據(jù)線，上述第1并行數(shù)據(jù)傳送電路能把上述多個第1數(shù)據(jù)中兩個以上的數(shù)據(jù)傳送到上述多個運算電路中的各個運算電路，同時，上述多個運算電路的相鄰運算電路能從同一條數(shù)據(jù)線輸入相同的數(shù)據(jù)；通過對于上述多個運算電路中的各運算電路順序選擇并連接上述多條第2數(shù)據(jù)線中2條以上的數(shù)據(jù)線，上述第2并行數(shù)據(jù)傳送電路能把上述多個第2數(shù)據(jù)中2個以上的數(shù)據(jù)傳送到上述多個運算電路中的各運算電路，同時，上述多個運算電路的相鄰運算電路能從同一條數(shù)據(jù)線輸入相同的數(shù)據(jù)。
10.一種半導(dǎo)體集成電路，其特征在于具有第1和第2存儲單元陣列，第1并行數(shù)據(jù)傳送電路和第2并行數(shù)據(jù)傳送電路，多個運算電路，其中，第1和第2存儲單元陣列具有多個數(shù)據(jù)線群、和該多個數(shù)據(jù)線群相交叉的多條字線、設(shè)在上述多個數(shù)據(jù)線群和上述多條字線的所希望的交點處的多個存儲單元；第1并行數(shù)據(jù)傳送電路并行傳送來自上述第1存儲單元陣列中上述多個數(shù)據(jù)線群的多個第1數(shù)據(jù)群；第2并行數(shù)據(jù)傳送電路并行傳送來自上述第2存儲單元陣列中上述多個數(shù)據(jù)線群的多個第2數(shù)據(jù)群；多個運算電路以由上述第1和第2并行數(shù)據(jù)傳送電路傳送的上述多個第1及第2數(shù)據(jù)群作為輸入信號；通過對上述多個運算電路中的各運算電路順序選擇并連接上述多個第1數(shù)據(jù)線群中2個以上的數(shù)據(jù)線群，上述第1并行數(shù)據(jù)傳送電路能把上述多個第1數(shù)據(jù)群中2個以上的數(shù)據(jù)群傳送到上述多個運算電路中的各運算電路，同時，上述多個運算電路的相鄰運算電路能從同一個數(shù)據(jù)線群輸入相同的數(shù)據(jù)群；通過對上述多個運算電路中的各運算電路順序選擇并連接上述多個第2數(shù)據(jù)線群中兩個以上的數(shù)據(jù)線群，上述第2并行數(shù)據(jù)傳送電路能把上述多個第2數(shù)據(jù)群中2個以上的數(shù)據(jù)群傳送到上述多個運算電路中的各運算電路，同時，上述多個運算電路的相鄰運算電路能從同一個數(shù)據(jù)線群輸入相同的數(shù)據(jù)群。
全文摘要
能以高并行度高速進(jìn)行使用了二維數(shù)據(jù)運算處理的半導(dǎo)體集成電路，該集成電路具有二維存儲陣列(MAR)、通過選擇二維存儲陣列的字線經(jīng)數(shù)據(jù)線并行傳送數(shù)據(jù)的并行數(shù)據(jù)傳送電路(TRC)，用從TRC傳送的數(shù)據(jù)并行進(jìn)行運算處理的運算電路群(PE)，各運算電路能通過TRC存取上述二維存儲陣列中連續(xù)的多條字線和數(shù)據(jù)線，多個相鄰的運算電路具有重迭的二維存儲陣列的數(shù)據(jù)線范圍，故能對存儲在二維存儲陣列中的二維數(shù)據(jù)并行地進(jìn)行卷積等運算。
文檔編號G06F13/00GK1126860SQ9510439
公開日1996年7月17日 申請日期1995年4月10日 優(yōu)先權(quán)日1994年4月11日
發(fā)明者渡部隆夫, 儀延 中, 石倉和夫, 中川哲也, 木內(nèi)淳 申請人:株式會社日立制作所