技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明公開了一種低功耗多核SoC的時鐘管理架構(gòu)設(shè)計方法，在SoC芯片內(nèi)集成鎖相環(huán)PLL電路，對輸入時鐘進(jìn)行倍頻后得到SoC芯片內(nèi)部需要的高頻時鐘，倍頻后的時鐘再根據(jù)應(yīng)用配置信息通過分頻器進(jìn)行不同倍數(shù)的分頻，得到SoC芯片內(nèi)各個模塊所需的工作時鐘；時鐘源的選擇通過外部端口CLKMODE控制，選擇外部時鐘源模式或者PLL模式；同時，PLL模式的使能與否由寄存器配置；從DSP核1、核2、核3的時鐘使能信號由主DSP核通過對低功耗控制寄存器進(jìn)行配置，主DSP核的時鐘使能信號長期有效。本發(fā)明的方法內(nèi)置鎖相環(huán)靈活配置內(nèi)部工作時鐘，以降低PCB板上輸入時鐘頻率。

技術(shù)研發(fā)人員：陳亞寧;汪健;趙忠惠;王鎮(zhèn);張磊
受保護(hù)的技術(shù)使用者：北方電子研究院安徽有限公司
技術(shù)研發(fā)日：2017.06.26
技術(shù)公布日：2017.11.03