本發(fā)明屬于半導體集成電路中芯片時鐘管理設(shè)計實現(xiàn)方法技術(shù)領(lǐng)域，尤其涉及多核soc片上系統(tǒng)的時鐘低功耗管理設(shè)計方法。

背景技術(shù)：

基本上在所有的電子系統(tǒng)和集成電路領(lǐng)域，都用到時鐘信號進行時序的控制。隨著soc芯片設(shè)計的復雜度日益增加，其內(nèi)部時鐘設(shè)計也越來越復雜，soc芯片一般基于某種總線架構(gòu)，在總線上集成有微處理器、存儲器、i/o接口模塊和其他專門功能處理模塊等，一個soc芯片內(nèi)部通常存在若干個時鐘域，其中時鐘管理電路可謂soc的基礎(chǔ)組成部分，soc的時鐘管理架構(gòu)是為soc片上系統(tǒng)提供頂層時鐘管理的電路模塊，實現(xiàn)soc片上系統(tǒng)各時鐘的配置管理等工作。

多核soc系統(tǒng)芯片由于其工作頻率高，系統(tǒng)集成度大，功耗也隨之大幅度提升，從而會帶來一系列的現(xiàn)實問題：首先，功耗的增加引起的soc運行溫度上升會引起半導體參數(shù)漂移，影響soc芯片的正常工作，降低了芯片可靠性，增加芯片失效風險；其次，功耗增加引起的soc運行溫度上升會縮短芯片壽命，限制了系統(tǒng)性能的進一步提高。功耗已成為制約soc芯片性能提升的重要因素，降低功耗對提高多核soc芯片的可靠性，增加芯片壽命具有重要意義，尤其在基于時鐘管理的低功耗設(shè)計成為一個非常關(guān)鍵的設(shè)計目標。

技術(shù)實現(xiàn)要素：

針對上述問題，本發(fā)明提出一種多核soc芯片低功耗時鐘管理架構(gòu)設(shè)計方法，該款多核soc芯片系統(tǒng)規(guī)模比較龐大，由4個高性能dsp核、片上通信、emif接口以及大量的外設(shè)組成，各部分要求的速度不同，因此采用不同的時鐘進行工作，時鐘管理模塊要具備控制到多個dsp核和內(nèi)部各個功能模塊時鐘的功能，該架構(gòu)方案能夠?qū)崿F(xiàn)靈活的時鐘的配置和管理功能，支持soc芯片的低功耗工作模式。

為解決上述技術(shù)問題，本發(fā)明提供一種低功耗多核soc的時鐘管理架構(gòu)設(shè)計方法，其特征是，在soc芯片內(nèi)集成鎖相環(huán)pll電路，對輸入時鐘進行倍頻后得到soc芯片內(nèi)部需要的高頻時鐘，倍頻后的時鐘再根據(jù)應(yīng)用配置信息通過分頻器進行不同倍數(shù)的分頻，得到soc芯片內(nèi)各個模塊所需的工作時鐘；

時鐘源的選擇通過外部端口clkmode控制，選擇外部時鐘源模式或者pll模式；同時，pll模式的使能與否由寄存器配置；

從dsp核1、從dsp核2、從dsp核3的時鐘使能信號由主dsp核通過對低功耗控制寄存器進行配置，分別選擇或同時選擇使能從dsp核1、從dsp核2、從dsp核3的時鐘輸出，經(jīng)門控電路分別輸出給各個從dsp核，主dsp核的時鐘使能信號長期有效。

soc芯片內(nèi)的時鐘模塊產(chǎn)生主時鐘送到外部存儲器接口emif模塊后，在emif模塊內(nèi)進行分頻后與片外輸入時鐘eclkin_mif進行mux選擇后產(chǎn)生eclkout時鐘信號送到soc芯片外，對soc芯片外部所接的存儲器進行讀寫訪問時序控制。

soc芯片內(nèi)的時鐘模塊產(chǎn)生主時鐘的八分頻時鐘給外設(shè)模塊。

soc芯片外部所接的存儲器類型包括flash、sram、鐵電和磁阻。

設(shè)置一組由總線接口進行配置用于時鐘管理邏輯的控制和狀態(tài)寄存器，soc芯片通過這些可配置的寄存器生成所需的時鐘控制信號。

所述寄存器包括：時鐘選擇控制寄存器、鎖相環(huán)控制寄存器、低功耗控制寄存器和時鐘門控狀態(tài)寄存器。

看門狗模塊wdt的時鐘信號來自外部時鐘源單獨的四分頻鏈。

本發(fā)明所達到的有益效果：

穩(wěn)定可靠的時鐘是所有時序器件正常工作的基礎(chǔ)，也是現(xiàn)代大規(guī)模集成電路設(shè)計中的難點。多核soc時鐘信號的分布結(jié)構(gòu)直接關(guān)系到芯片最終的工作頻率，片上多核時鐘管理架構(gòu)不僅能夠在頂層提供低偏斜、低抖動的時鐘信號，可提供靈活多變的時鐘模式：高頻總線通信時鐘，存儲器讀寫時鐘，片上低速外設(shè)的外圍ip時鐘等，還能夠動態(tài)配置系統(tǒng)的時鐘頻率，內(nèi)置鎖相環(huán)靈活配置內(nèi)部工作時鐘，以降低pcb板上輸入時鐘頻率。此外，時鐘生成門控模塊的設(shè)計可關(guān)閉不工作時鐘，降低功耗。

附圖說明

圖1時鐘管理架構(gòu)框圖；

圖2soc芯片內(nèi)部時鐘供給網(wǎng)絡(luò)圖。

具體實施方式

下面結(jié)合附圖對本發(fā)明作進一步描述。以下實施例僅用于更加清楚地說明本發(fā)明的技術(shù)方案，而不能以此來限制本發(fā)明的保護范圍。

時鐘管理電路負責產(chǎn)生soc芯片內(nèi)所需的各個模塊(如dsp、i/o接口等)各種頻率的時鐘信號，并同時完成這些時鐘的管理功能，即根據(jù)應(yīng)用需求關(guān)閉或開啟甚至改變某些模塊的工作時鐘。時鐘管理電路的輸入一般是芯片外部輸入時鐘或內(nèi)置振蕩器輸出時鐘，通常的設(shè)計會在soc芯片內(nèi)集成鎖相環(huán)pll(phaselockedloop)電路，對輸入時鐘進行倍頻后得到芯片內(nèi)部需要的高頻時鐘，倍頻后的時鐘可再根據(jù)應(yīng)用配置信息通過分頻器進行不同倍數(shù)的分頻，從而得到芯片內(nèi)各個模塊的工作時鐘。

時鐘管理架構(gòu)框圖如圖1所示。

該架構(gòu)主要由以下幾部分電路組成：

(1)可配置pll；

(2)分頻器；

(3)時鐘生成門控模塊；

(4)控制管理模塊。

時鐘管理模塊有一組用于時鐘管理邏輯的控制和狀態(tài)寄存器，由總線接口完成配置，這些寄存器包括：時鐘選擇控制寄存器、鎖相環(huán)控制寄存器、低功耗控制寄存器和時鐘門控狀態(tài)寄存器等?？膳渲胮ll的輸入輸出包括輸入時鐘、復位信號、pll分頻/倍頻控制信號，以及輸出時鐘。

芯片通過這些可配置的寄存器生成所需的時鐘控制信號。

如通過鎖相環(huán)控制寄存器配置鎖相環(huán)倍頻系數(shù)，從而得到pll的倍頻輸出時鐘；通過低功耗控制寄存器控制各個模塊的輸出時鐘以及門控開關(guān)等。圖1顯示還可以通過pll旁路，將外部輸入時鐘源直接送入時鐘生成門控模塊，這一設(shè)計既可以降低芯片的功耗，同時也提高了芯片的可靠性，當芯片pll出現(xiàn)問題時，芯片依然能夠在低速下工作。

表1為soc芯片內(nèi)部時鐘供給網(wǎng)絡(luò)圖。

表1配置寄存器列表

動態(tài)配置soc芯片系統(tǒng)的時鐘頻率主要實現(xiàn)兩個功能：

第一是要實現(xiàn)動態(tài)配置pll的輸出頻率，從而達到改變整個芯片時鐘網(wǎng)絡(luò)頻率的目的；

第二是要實現(xiàn)動態(tài)設(shè)置到各個模塊的時鐘頻率。

圖2為soc芯片內(nèi)部時鐘供給網(wǎng)絡(luò)圖。

時鐘源的選擇通過外部端口clkmode控制，選擇外部時鐘源模式或者pll模式。同時，pll模式的使能與否由寄存器配置。從dsp核1、核2、核3的時鐘使能信號由主dsp核通過對低功耗控制寄存器進行配置，分別選擇或同時選擇使能dsp核1、核2、核3的時鐘輸出，經(jīng)門控電路分別輸出給各個從dsp核，主dsp核的時鐘使能信號是長期有效的。

時鐘模塊產(chǎn)生主時鐘的八分頻時鐘給外設(shè)模塊uart、spi、can。

時鐘模塊產(chǎn)生主時鐘送到外部存儲器接口emif模塊后，在emif模塊內(nèi)進行分頻后與片外輸入時鐘eclkin_mif進行mux選擇后產(chǎn)生eclkout時鐘信號送到芯片外，對soc芯片外部所接的flash、sram、鐵電、磁阻等類型的存儲器進行讀寫訪問時序控制。

看門狗模塊wdt的時鐘信號來自外部時鐘源單獨的四分頻鏈。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進和變形，這些改進和變形也應(yīng)視為本發(fā)明的保護范圍。