本發(fā)明涉及一種有源配電網(wǎng)實時仿真器通訊方法。特別是涉及一種基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法。

背景技術(shù)：

隨著分布式電源、儲能裝置、微電網(wǎng)等配電側(cè)各種資源的大量接入，有源配電網(wǎng)的組織結(jié)構(gòu)和運行特性發(fā)生了廣泛而深刻的變化。有源配電網(wǎng)的上述特點使其在規(guī)劃設(shè)計、運行優(yōu)化、保護控制、仿真分析等方面與傳統(tǒng)配電系統(tǒng)相比存在較大差異。在仿真分析層面，有源配電系統(tǒng)中廣泛接入的各種分布式電源、儲能、電力電子裝置等新型設(shè)備使得其自身的動態(tài)特性更加復(fù)雜，針對傳統(tǒng)配電網(wǎng)的穩(wěn)態(tài)仿真分析已不能滿足需求，需要借助精細的暫態(tài)仿真來深入了解有源配電網(wǎng)的運行機理與動態(tài)特征。

有源配電網(wǎng)詳細動態(tài)特性的分析與研究僅依靠離線暫態(tài)仿真是不夠的，尤其是對各種控制器、保護裝置、智能終端、新型能量管理系統(tǒng)等軟硬件裝置與系統(tǒng)的試驗、測試均需要在硬件在環(huán)(hardware-in-the-loop，hil)環(huán)境中完成，必須借助實時仿真器實現(xiàn)。目前，國外開發(fā)的商業(yè)實時仿真器有rtds、arene、hypersim、netomac、rt-lab等，這些實時仿真器全部采用dsp(digitalsignalprocessor)、cpu(centralprocessingunit)、powerpc等串行處理器作為底層硬件計算資源，通過多個處理器的并行計算，從而達到實時仿真的計算能力。

有源配電網(wǎng)復(fù)雜的網(wǎng)絡(luò)結(jié)構(gòu)和龐大的系統(tǒng)規(guī)模對實時仿真器的仿真精度、仿真速度、硬件資源等提出了新的挑戰(zhàn)。在有源配電網(wǎng)中，電力電子開關(guān)具有高頻動作特性，對該類元件的仿真需要較小的仿真步長；分布式電源及儲能元件自身的控制、電力電子變流器的控制增加了系統(tǒng)的仿真規(guī)模，給硬件計算資源帶來了較大的負擔?；诖刑幚砥鞯膶崟r仿真器囿于信號處理速度、物理結(jié)構(gòu)的限制，實時仿真計算能力較為有限，同時，多個處理器之間數(shù)據(jù)的傳輸延時限制了仿真步長的選擇。并行處理器現(xiàn)場可編程門陣列(fieldprogrammablegatearray，fpga)為高性能有源配電網(wǎng)實時仿真器的開發(fā)提供了一種新的思路。

fpga是一款具有固有并行性質(zhì)的可編程邏輯器件，可實現(xiàn)大量線程的并行處理，通過采用流水線的操作方式，極大地提高了數(shù)字信號的處理速度。同時，fpga的i/o資源豐富，包括全雙工lvds通道、用戶自定義i/o接口、高速收發(fā)器等，可實現(xiàn)大量數(shù)據(jù)的板級交互，使多fpga聯(lián)合實時仿真成為可能。

針對含大量電力電子以及非線性元件的有源配電網(wǎng)，要實現(xiàn)仿真步長在幾個到十幾個微秒之間的實時仿真，采用多個fpga并行處理的方式提高底層硬件的計算能力，可以滿足詳細建模的有源配電網(wǎng)實時仿真的需求。將有源配電網(wǎng)劃分為若干個子系統(tǒng)，分別在不同的fpga上仿真，采用子系統(tǒng)之間的自然延遲時間補償fpga之間的通訊時間是合適的。考慮到子系統(tǒng)之間的自然延遲時間將會影響實時仿真器仿真精度，因此需要設(shè)計一種合適的數(shù)據(jù)通訊方式，以降低數(shù)據(jù)通訊時間對仿真器仿真精度的影響。

技術(shù)實現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是，提供一種能夠滿足高精度實時仿真的基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法。

本發(fā)明所采用的技術(shù)方案是：一種基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法，包括如下步驟：

1)在由n個fpga構(gòu)成的有源配電網(wǎng)實時仿真器的上位機中，將待仿真的有源配電系統(tǒng)依據(jù)拓撲連接關(guān)系及fpga的計算資源劃分為n個子系統(tǒng)，其中，n>1，讀取各子系統(tǒng)元件的基本參數(shù)，形成各子系統(tǒng)電氣部分的節(jié)點電導(dǎo)矩陣和控制部分的計算矩陣，設(shè)定實時仿真步長，將各子系統(tǒng)的相關(guān)信息分別下載到對應(yīng)的fpga中，根據(jù)子系統(tǒng)之間的連接關(guān)系及數(shù)據(jù)接口，設(shè)置第i個fpga發(fā)送到與所述第i個fpga直接相連的第j個fpga的仿真接口數(shù)據(jù)的個數(shù)為mi,j，其中i＝1,2,…,n，j＝1,2,…,n，仿真接口數(shù)據(jù)的傳輸延遲時間為l個時鐘周期，各fpga的仿真計算時間為ki個時鐘周期；

2)初始化實時仿真器，并設(shè)置仿真時刻t＝0，啟動仿真；

3)仿真時間向前推進一個步長，t＝t+δt；

4)每一個fpga都從所述fpga的串行通訊數(shù)據(jù)存儲器中讀出仿真所需的仿真接口數(shù)據(jù)，經(jīng)過ki個時鐘周期完成步驟3)所述步長的仿真計算；

5)將每一個fpga計算得到的mi,j個仿真接口數(shù)據(jù)，發(fā)送到與所述fpga直接相連的fpga中；

6)每一個fpga在接收到與所述fpga直接相連的fpga發(fā)送的仿真接口數(shù)據(jù)后，將仿真接口數(shù)據(jù)寫入所述fpga的串行通訊數(shù)據(jù)存儲器中；

7)對實時仿真器進行仿真接口數(shù)據(jù)通訊結(jié)束校驗，如果仿真接口數(shù)據(jù)通訊結(jié)束，則進入下一步，否則等待直至所有fpga仿真接口數(shù)據(jù)通訊結(jié)束；

8)判斷物理時間是否達到仿真時間t，如達到仿真時間t，則進入下一步，否則實時仿真器待機至仿真時間t后，進入下一步；

9)判斷仿真時間t是否達到設(shè)定的仿真終了時刻t，如達到設(shè)定的仿真終了時刻t，則仿真結(jié)束，否則返回步驟3)。

步驟4)所述的串行通訊數(shù)據(jù)存儲器，是由隨機存取存儲器rami構(gòu)成，隨機存取存儲器rami的讀使能信號ena_rdi在每一仿真時步仿真開始時刻為高電平，并持續(xù)個時鐘周期，隨機存取存儲器rami的讀地址addr_rdi為連續(xù)整數(shù)隨機存取存儲器rami的寫使能信號ena_wri在每一仿真時步仿真計算完成后開始接收仿真接口數(shù)據(jù)時刻為高電平，并持續(xù)個時鐘周期，隨機存取存儲器rami的寫地址addr_wri設(shè)置為連續(xù)整數(shù)隨機存取存儲器rami的寫使能信號ena_wri比隨機存取存儲器rami的讀使能信號ena_rdi延遲l+ki個時鐘周期。

步驟7)所述的仿真接口數(shù)據(jù)通訊結(jié)束校驗，是各fpga將仿真接口數(shù)據(jù)寫入串行通訊數(shù)據(jù)存儲器結(jié)束后，分別生成通訊結(jié)束信號end_comm_sigi，通訊結(jié)束信號end_comm_sigi為高電平有效，當所有fpga的通訊結(jié)束信號end_comm_sigi均為高電平時，仿真接口數(shù)據(jù)通訊結(jié)束，否則等待，直至仿真接口數(shù)據(jù)通訊結(jié)束。

本發(fā)明的基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法，充分考慮了fpga的自身硬件特性和有源配電網(wǎng)的結(jié)構(gòu)特點，采用串行通訊的方法，在滿足基于多fpga的有源配電網(wǎng)實時仿真器仿真速度要求的前提下，保證了仿真器仿真精度，為實現(xiàn)基于多fpga的大規(guī)模有源配電網(wǎng)實時仿真奠定了基礎(chǔ)。

附圖說明

圖1是本發(fā)明基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法的流程圖；

圖2是基于多fpga的有源配電網(wǎng)實時仿真平臺示意圖；

圖3是含光伏的有源配電網(wǎng)測試算例圖；

圖4是單極光伏發(fā)電單元詳細結(jié)構(gòu)圖；

圖5是光伏單元并網(wǎng)點a相電壓va仿真結(jié)果圖；

圖6是光伏單元并網(wǎng)點a相電流ia仿真結(jié)果圖；

圖7是光伏單元有功功率pinv仿真結(jié)果圖。

具體實施方式

下面結(jié)合實施例和附圖對本發(fā)明的基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法做出詳細說明。

如圖1所示，本發(fā)明的基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法，包括如下步驟：

1)在由n個fpga構(gòu)成的有源配電網(wǎng)實時仿真器的上位機中，將待仿真的有源配電系統(tǒng)依據(jù)拓撲連接關(guān)系及fpga的計算資源劃分為n個子系統(tǒng)，其中，n>1，讀取各子系統(tǒng)元件的基本參數(shù)，形成各子系統(tǒng)電氣部分的節(jié)點電導(dǎo)矩陣和控制部分的計算矩陣，設(shè)定實時仿真步長，將各子系統(tǒng)的相關(guān)信息分別下載到對應(yīng)的fpga中，根據(jù)子系統(tǒng)之間的連接關(guān)系及數(shù)據(jù)接口，設(shè)置第i個fpga發(fā)送到與所述第i個fpga直接相連的第j個fpga的仿真接口數(shù)據(jù)的個數(shù)為mi,j，其中i＝1,2,…,n，j＝1,2,…,n，仿真接口數(shù)據(jù)的傳輸延遲時間為l個時鐘周期，各fpga的仿真計算時間為ki個時鐘周期；

2)初始化實時仿真器，并設(shè)置仿真時刻t＝0，啟動仿真；

3)仿真時間向前推進一個步長，t＝t+δt；

4)每一個fpga都從所述fpga的串行通訊數(shù)據(jù)存儲器中讀出仿真所需的仿真接口數(shù)據(jù)，經(jīng)過ki個時鐘周期完成步驟3)所述步長的仿真計算；

所述的串行通訊數(shù)據(jù)存儲器，是由隨機存取存儲器rami構(gòu)成，隨機存取存儲器rami的讀使能信號ena_rdi在每一仿真時步仿真開始時刻為高電平，并持續(xù)個時鐘周期，隨機存取存儲器rami的讀地址addr_rdi為連續(xù)整數(shù)隨機存取存儲器rami的寫使能信號ena_wri在每一仿真時步仿真計算完成后開始接收仿真接口數(shù)據(jù)時刻為高電平，并持續(xù)個時鐘周期，隨機存取存儲器rami的寫地址addr_wri設(shè)置為連續(xù)整數(shù)隨機存取存儲器rami的寫使能信號ena_wri比隨機存取存儲器rami的讀使能信號ena_rdi延遲l+ki個時鐘周期。

5)將每一個fpga計算得到的mi,j個仿真接口數(shù)據(jù)，發(fā)送到與所述fpga直接相連的fpga中；

6)每一個fpga在接收到與所述fpga直接相連的fpga發(fā)送的仿真接口數(shù)據(jù)后，將仿真接口數(shù)據(jù)寫入所述fpga的串行通訊數(shù)據(jù)存儲器中；

7)對實時仿真器進行仿真接口數(shù)據(jù)通訊結(jié)束校驗，如果仿真接口數(shù)據(jù)通訊結(jié)束，則進入下一步，否則等待直至所有fpga仿真接口數(shù)據(jù)通訊結(jié)束；

所述的仿真接口數(shù)據(jù)通訊結(jié)束校驗，是各fpga將仿真接口數(shù)據(jù)寫入串行通訊數(shù)據(jù)存儲器結(jié)束后，分別生成通訊結(jié)束信號end_comm_sigi，通訊結(jié)束信號end_comm_sigi為高電平有效，當所有fpga的通訊結(jié)束信號end_comm_sigi均為高電平時，仿真接口數(shù)據(jù)通訊結(jié)束，否則等待，直至仿真接口數(shù)據(jù)通訊結(jié)束。

8)判斷物理時間是否達到仿真時間t，如達到仿真時間t，則進入下一步，否則實時仿真器待機至仿真時間t后，進入下一步；

9)判斷仿真時間t是否達到設(shè)定的仿真終了時刻t，如達到設(shè)定的仿真終了時刻t，則仿真結(jié)束，否則返回步驟3)。

下面給出具體實例：

本發(fā)明實施例中基于多fpga的實時仿真器采用四塊altera公司的stratixv系列fpga5sgsmd5k2f40c2n及其配套官方開發(fā)板完成含光伏的有源配電網(wǎng)實時仿真。仿真平臺如圖2所示，各fpga開發(fā)板之間采用光纖實現(xiàn)信號傳輸。整個實時仿真器通過125mhz的時鐘驅(qū)動，發(fā)送通道并行時鐘為125mhz，發(fā)送通道串行時鐘為2500mhz，接收通道并行時鐘為125mhz，接收通道串行時鐘為2500mhz，fpga之間單通道數(shù)據(jù)傳輸速率為2500mbps。

測試算例為含光伏的有源配電網(wǎng)，如圖3所示，在節(jié)點12處接入單級式光伏發(fā)電單元，光伏單元的詳細結(jié)構(gòu)如圖4所示。光伏單元中光伏電池采用單二極管等效電路模擬，逆變器采用vdc-q控制，溫度設(shè)置為298k，光伏電壓參考值設(shè)為700v，無功功率參考值設(shè)為0var。仿真場景設(shè)置為1.2s時時光照強度從500w/m²增加到1000w/m²。

整個算例在多fpga實時仿真器上進行仿真，其中網(wǎng)絡(luò)部分占用fpga1，光伏單元占用fpga2，光伏單元與網(wǎng)絡(luò)之間采用線路的貝瑞隆模型進行網(wǎng)絡(luò)分割。fpga1的仿真計算時間為2.208μs，通訊時間為0.488μs，fpga2的仿真計算時間為1.792μs，通訊時間為0.488μs，整個仿真器仿真步長設(shè)置為3μs。

基于多fpga的實時仿真器與商業(yè)軟件pscad/emtdc的仿真結(jié)果對比如圖5～圖7所示，圖5是光伏單元并網(wǎng)點a相電壓va的仿真結(jié)果，圖6是光伏單元并網(wǎng)點a相電流ia的仿真結(jié)果，圖7是光伏單元有功功率pinv的仿真結(jié)果，pscad/emtdc的仿真步長為3μs。從圖中可以看出，兩個仿真系統(tǒng)給出的結(jié)果基本一致，從而驗證了本專利提出的基于多fpga的有源配電網(wǎng)實時仿真器串行通訊方法的正確性。