專利名稱：更新仿真器系統(tǒng)中用戶存儲器的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及仿真器系統(tǒng)和仿真裝置，更具體地說，涉及能夠容易更新片上(on-chip)和片外(off-chip)存儲器的仿真器系統(tǒng)和仿真裝置。
背景分析許多微控制器裝置配置包括片上存儲器和片外用戶存儲器在內(nèi)的存儲器系統(tǒng)。在仿真器系統(tǒng)中，存在能夠更新這兩種類型存儲器的內(nèi)容的需要。一般來說，仿真器系統(tǒng)可以容易地更新片上存儲器，但是更新片外存儲器很復(fù)雜。比如，一種實現(xiàn)存取用戶存儲器的傳統(tǒng)方法為提供一個通過復(fù)制的仿真器控制塊直接存取的副本。使用仿真器系統(tǒng)的主系統(tǒng)直接控制使用仿真器控制塊的用戶存儲器。在另外一種方法中，可以在存在的仿真器控制塊中配置另外的連接件和附加總線。不管使用復(fù)制的仿真器控制塊還是不得不另外增加連接件和另一條總線，都增加了系統(tǒng)的成本和復(fù)雜性。
在另外一個傳統(tǒng)系統(tǒng)中，由本申請的受托者生產(chǎn)的PIC17C01仿真裝置可以存取片上(仿真器程序)和片外(用戶)存儲器。但是，仿真裝置必須通過手工設(shè)置I/O比特位來生成存儲器存取周期以存取片外存儲器。更具體地說，當(dāng)需要從用戶存儲器讀取時，主系統(tǒng)從仿真器程序存儲器下載程序段并開始在PIC17C01中執(zhí)行該程序段。程序段寫入端口C、D和E數(shù)據(jù)鎖存器，并寫入C、D和E數(shù)據(jù)方向寄存器(DDR)以作為輸出配置它們。主系統(tǒng)從MP模式改變?yōu)镸C模式，并將端口C、D和E從系統(tǒng)總線模式改變?yōu)镮/O端口模式。DDR已經(jīng)事先設(shè)置并作為輸出驅(qū)動。主系統(tǒng)開始向在PIC17C01中執(zhí)行該程序段的仿真器程序存儲器下傳程序段，并在PIC17C01中開始執(zhí)行該程序段。
然后程序段寫入端口C、D和E以仿真系統(tǒng)總線并讀取期望的存儲器存儲單元。將RAM地址寫入端口C和D，并將端口E設(shè)置為ALE高選通。DDR的端口C和D被寫入并作為輸入配置，且將DDR端口E設(shè)置為OE低選通。數(shù)據(jù)在端口C和D上讀取，并將數(shù)據(jù)存儲在PIC17C01的RAM中。然后主系統(tǒng)從MP模式改變?yōu)镸C模式，向仿真器程序存儲器下傳程序段并在PIC17C01中開始執(zhí)行該程序段。該程序段將RAM中的數(shù)據(jù)傳送到主系統(tǒng)。
寫入過程相似，其中當(dāng)執(zhí)行時，下傳到仿真器的程序存儲器的程序段將RAM地址寫入端口C和D并將端口E設(shè)置為ALE高選通，將要寫入用戶程序存儲器的數(shù)據(jù)寫入DDR端口C和D并將DDR端口E設(shè)置為WR低選通。
發(fā)明總結(jié)本發(fā)明的一個目的是提供一種仿真器系統(tǒng)、裝置和方法，實現(xiàn)簡單并有效地存取片外用戶存儲器。
本發(fā)明的另一個目的是提供一種仿真器系統(tǒng)和裝置，其中代碼在仿真器的存儲器中執(zhí)行，并且讀和寫存取是直接面向片外用戶存儲器的。
本發(fā)明進(jìn)一步的目的是提供一種與仿真器系統(tǒng)和用戶系統(tǒng)相連的仿真裝置，實現(xiàn)簡單并有效地存取用戶系統(tǒng)中的程序存儲器。
本發(fā)明的這些和其他目的可以通過一種仿真裝置達(dá)到，該仿真裝置具有用于存取程序存儲器的存儲器接口，程序存儲器具有在裝置外部的第一存儲器和第二存儲器；以及與接口相連的選擇電路，用于當(dāng)裝置配置為從第一存儲器取指令時僅將程序存儲器寫和存儲器讀存取指向第二存儲器。
該裝置可以進(jìn)一步包括與選擇電路相連的電路，用于檢測是否至少正在執(zhí)行表讀和表寫存取中的一個，并且選擇電路可以僅將表讀和表寫存取指向第二存儲器。該裝置也可以包括模式選擇電路，其中選擇電路包括與第一和第二存儲器相連的開關(guān)裝置并接收由模式選擇電路輸出的信號。
該裝置也可以包括指令解碼器，該解碼器用于輸出一個表明至少正在解碼程序存儲器讀存取和程序存儲器寫存取指令中的一條的信號。一個電路可以和這樣的解碼器相連，它配置為接收信號并至少執(zhí)行程序存儲器讀存取指令和程序存儲器寫存取指令中的一條。
當(dāng)該裝置包括模式選擇電路時，該電路也可以包括連接為接收模式選擇電路輸出的邏輯電路；及具有一個輸出與邏輯電路相連的指令解碼器，其中接口電路與邏輯電路的輸出相連。
模式選擇電路可以包括用于輸出表明該裝置工作模式的信號的器件，指令解碼器可以包括用于輸出表明至少正在解碼程序存儲器讀或?qū)懘嫒≈械囊粭l的信號的器件。邏輯電路連接為用于接收這兩個器件輸出的信號并輸出一個表明第一和第二存儲器中的那一個允許存取的信號到選擇電路。
存儲器接口可以包括程序存儲器總線和與總線相連的程序存儲器總線控制器。選擇電路可以包括與程序存儲器總線、第一存儲器存取總線和第二存儲器存取總線相連的多路復(fù)用器，以及與多路復(fù)用器相連用于在第一和第二存儲器存取總線之間選擇的電路。該電路可以包括用于產(chǎn)生輸出到多路復(fù)用器表明當(dāng)該裝置配置為從第一存儲器提取指令時僅存取第二存儲器的信號的器件。該器件可以包括模式選擇電路、產(chǎn)生表明正在執(zhí)行程序存儲器存取的信號的電路、連接為用于接收模式選擇電路的輸出并具有連接成用于接收該電路輸出的信號的一個輸入端的第一邏輯電路。
第一存儲器可以為仿真器程序存儲器，第二存儲器可以為用戶程序存儲器。
仿真器系統(tǒng)和用戶系統(tǒng)也可以連接到該裝置。仿真器系統(tǒng)可以包括第一存儲器，用戶系統(tǒng)可以包括第二存儲器。第一存儲器可以包括仿真器程序存儲器，第二存儲器可以包括用戶程序存儲器。
上述目的和其他目的也可以通過一種仿真裝置實現(xiàn)，該仿真裝置具有用于接收源于與該裝置相連的仿真存儲器的指令的器件，以及與用于接收的器件相連用作當(dāng)該裝置配置為從仿真存儲器提取指令時僅將存儲器讀和寫指令目標(biāo)指定為與該裝置相連的用戶存儲器的器件。該裝置也可以包括與用于接收的器件相連用作檢測存儲器讀和寫指令的器件，以及與用于接收的器件和用于檢測的器件相連用作選擇該裝置工作模式的器件。
用于目標(biāo)指定的器件可以包括用于檢測該裝置工作模式的器件、用于檢測存儲器讀和寫指令的器件以及用于選擇在仿真存儲器和用戶存儲器之間使用兩個檢測器件的輸出存取的器件。該裝置也可以包括用于在選擇器件控制下在仿真存儲器和用戶存儲器之間存取切換的器件。
上述目的和其他目的也可以通過一種操作仿真裝置的方法實現(xiàn)，該方法包括步驟僅從第一存儲器獲取指令；以及僅將存儲器存取指向與第一存儲器分立并在存儲器裝置之外的第二存儲器。指令可以僅從仿真程序存儲器獲取，并且可以僅將存儲器存取指向與仿真程序存儲器分立的用戶程序存儲器。該方法也可以包括將至少在表讀和表寫存取中的一個指向程序存儲器。
該方法也可以包括檢測該裝置的工作模式；檢測存儲器存取是否正在執(zhí)行；以及基于檢測步驟選擇在第一和第二存儲器之一存取。檢測存儲器存取是否正在執(zhí)行可以包括檢測是否至少一個表讀和表寫存取正在執(zhí)行；以及指引存儲器存取可以包括將至少一個表讀和表寫存取指向第二存儲器。
該方法也可以包括解碼指令，檢測是否正在使用解碼步驟執(zhí)行存儲器存取，以及確定正在使用檢測步驟存取第一和第二存儲器中的那一個。也可以檢測該裝置的工作模式，以及確定正在使用檢測步驟執(zhí)行存取第一和第二存儲器中的那一個。
附圖的簡要描述通過參照下文結(jié)合附圖的詳細(xì)描述，本發(fā)明更加詳盡的特征及其所屬的優(yōu)點(diǎn)將可以容易地獲得，同時變得更好理解，其中

圖1為依照本發(fā)明的仿真器系統(tǒng)的簡化方框圖；圖2為依照本發(fā)明的仿真器芯片的方框圖；圖3為依照本發(fā)明的包括在仿真器芯片中的電路圖；圖4A至圖4C為工作在不同模式下的仿真存儲器映射圖；圖5為依照本發(fā)明的讀命令列表圖；和圖6為依照本發(fā)明的寫命令列表圖。
優(yōu)選實施例的闡述現(xiàn)在參照附圖，更具體地說為圖1，表示了依照本發(fā)明的系統(tǒng)的實施例。系統(tǒng)包括仿真器系統(tǒng)10、仿真器芯片20和用戶系統(tǒng)30。仿真器系統(tǒng)10包含仿真控制電路11、地址鎖存器12和仿真器程序存儲器13。主系統(tǒng)40通過連接在主系統(tǒng)40和仿真控制芯片11之間的總線41與仿真器系統(tǒng)10通信。來自仿真器芯片12的地址輸入到地址鎖存器12，并且數(shù)據(jù)通過總線14在存儲器11和芯片20之間傳輸。仿真控制電路11也與總線14相連。來自鎖存器12的地址通過總線15輸入到仿真器程序存儲器13。
地址鎖存器12與管腳EA、EBA0和EALE相連，同時仿真控制11與芯片20的幾個管腳相連。程序存儲器13也與芯片20的仿真器輸出使能管腳、仿真器寫高管腳和仿真器寫低管腳相連。總線21連接在系統(tǒng)10、芯片20和系統(tǒng)30之間。
用戶系統(tǒng)30包含用戶程序存儲器33和地址鎖存器32。來自芯片20的地址通過總線31從鎖存器32饋送到存儲器33。芯片20的UAD管腳與存儲器33的數(shù)據(jù)輸入相連，管腳UA、管腳UBA0和管腳UALE與地址鎖存器32相連。用戶存儲器輸出使能管腳、用戶寫高管腳和用戶寫低管腳也與程序存儲器33相連。
應(yīng)該注意仿真程序存儲器13和用戶存儲器33的容量通常是不相同的。片外存儲器33一般較大。
芯片20的許多管腳也與從屬裝置50相連。從屬裝置提供部分仿真器功能。仿真器芯片20設(shè)計為仿真多數(shù)裝置的主要功能，從屬裝置仿真這些裝置的外圍功能，芯片20和從屬裝置50一起工作仿真整個裝置。芯片20和從屬裝置50設(shè)計為分立的，以允許通過簡單使用不同的從屬裝置就可以仿真具有不同外圍功能的各種類型的裝置。連接51至53示出了芯片20和從屬裝置50與“目標(biāo)”系統(tǒng)的連接。換句話說，這就是仿真器替代用戶系統(tǒng)中芯片的地方。
在本發(fā)明中，將芯片20置于期望的工作模式。在一種模式中，術(shù)語為微處理器透寫模式(MP/W)，并且下面將詳細(xì)討論。在芯片20內(nèi)的程序執(zhí)行發(fā)生自仿真器程序存儲器13，但是表讀和表寫指令發(fā)生在用戶程序存儲器33。主系統(tǒng)40使用仿真控制電路11下傳程序段到仿真器程序存儲器13。主系統(tǒng)40開始在芯片20內(nèi)的程序段的執(zhí)行。當(dāng)讀存儲器33時，程序段執(zhí)行表讀指令以讀存儲器33。在芯片20內(nèi)執(zhí)行的程序段通過電路11和總線41從芯片20向主系統(tǒng)40傳輸數(shù)據(jù)。
當(dāng)向程序存儲器33寫時發(fā)生類似的操作。將芯片20置于MP/W模式，將運(yùn)行程序指向從仿真器程序存儲器13發(fā)生，而表讀和表寫指令在用戶程序存儲器33發(fā)生。主系統(tǒng)40使用仿真控制電路11將程序段下傳到仿真器程序存儲器13。主系統(tǒng)40開始在芯片20內(nèi)的程序段的執(zhí)行。程序段執(zhí)行表寫指令以向存儲器33寫數(shù)據(jù)。存儲在芯片20之內(nèi)的數(shù)據(jù)傳輸?shù)酱鎯ζ?3。
芯片20的更詳盡的圖示于圖2。程序存儲器接口60通過管腳61與仿真器程序存儲器13和用戶程序存儲器33相接。舉例來說，輸入EA和EAD與仿真器程序存儲器13相接，而輸入UA和UAD與用戶程序存儲器33相接。輸入到裝置的指令通過程序總線62加載到指令寄存器63。指令寄存器63與指令解碼和控制67及地址多路復(fù)用器76互相連接。圖2還示出了接收來自仿真器系統(tǒng)10中的仿真控制11的多個輸入的仿真控制電路66。值得注意的是下面詳細(xì)討論的3比特的模式輸入。
與接口60相連的是表讀和表寫執(zhí)行邏輯電路83。電路83通過總線與接口60相連。電路83還和指令解碼67相連，但在此圖中并未將其圖解；以及完成被稱為表讀和寫指令的程序存儲器讀和寫指令的執(zhí)行。電路83還包含用在執(zhí)行表讀和表寫指令中的寄存器TBLPTR和TABLAT。下面將結(jié)合圖3及圖5和圖6詳細(xì)描述此電路的工作。
芯片20還包括用于產(chǎn)生用在整個芯片20中的各種時鐘信號的時鐘發(fā)生器68，以及包括象上電定時器、振蕩器啟動定時器、加電復(fù)位和監(jiān)視定時器單元的電路69。具有工作寄存器(WReg)70的ALU71通過總線82與各種電路相連，比如定時器77、外圍電路78和數(shù)據(jù)監(jiān)視器79。該芯片包括好幾個寄存器，為了簡潔其中一些沒有示出。示出的為組選擇寄存器(BSR)73、狀態(tài)寄存器74和文件選擇寄存器(FSR)75。提供了一個數(shù)據(jù)存儲器接口80，以處理通過引腳81與數(shù)據(jù)存儲器(仿真數(shù)據(jù)RAM)的數(shù)據(jù)傳輸。數(shù)據(jù)存儲器通常位于從屬裝置50中。接收自指令寄存器63和通過地址多路復(fù)用器76饋送的地址通過RAM地址總線81輸入到數(shù)據(jù)存儲器接口67。應(yīng)該理解的是圖2并不是芯片20的完整圖，沒有示出許多其他的電路和內(nèi)部連線，圖2所包括的用于說明本發(fā)明，并不意味著示出芯片20的所有特征。
在微處理器中讀和寫程序存儲器通常通過稱作表讀和表寫的指令實現(xiàn)。這些指令允許在數(shù)據(jù)存儲器空間和程序存儲器空間之間傳輸信息。在本發(fā)明中，仿真器芯片20中的邏輯將表讀和表寫命令重新指定為允許存取用戶存儲器。因此，用戶存儲器33可以容易地存取。這將在下面的描述中變得明顯。
包括在芯片20中的一些電路的更加詳細(xì)的回顧示于圖3。模式解碼邏輯電路90接收來自仿真控制電路66的3比特模式信號作為輸入。模式解碼邏輯解碼該3比特信號并根據(jù)期望的工作模式在合適的輸出線上輸出邏輯“1”信號。在此種情況下，舉例說明了微控制器模式、微處理器模式和微處理器透寫模式。這些模式的各自存儲器映射示于圖4A至圖4C，并在下面詳細(xì)討論。應(yīng)該理解的是這三種模式僅用作舉例說明本發(fā)明，并且另外的工作模式是可行的。
圖4A至圖4C表示了在不同工作模式下的仿真存儲器映射。圖4A示出微控制器保護(hù)/微控制器模式，只能存取仿真存儲器。在微處理器模式(圖4B)中，只能存取用戶存儲器。另外，圖4C示出稱作微處理器透寫模式的模式，其中所有的程序執(zhí)行指令都源自仿真存儲器，而讀和寫表操作指令源自或目標(biāo)為用戶存儲器。
圖4A至圖4C所示的映射圖是用來舉例說明理解本發(fā)明的，并不意味著用戶和仿真器存儲器具有相同的容量或必須為同樣大小。通常片外的用戶存儲器要比仿真器程序存儲器大許多。
圖3的電路還包括與仿真器系統(tǒng)總線14和用戶系統(tǒng)總線21相連的多路復(fù)用器100。多路復(fù)用器100由在信號線101上輸出信號以將多路復(fù)用器指向允許ESB存取或USB存取的邏輯電路95的輸出控制。電路95包括“與”門91和93、反相器94及“或”門92。通過程序存儲器總線連接到多路復(fù)用器100的是程序存儲器總線控制器99，用于控制程序存儲器讀和寫。接收自程序存儲器的指令輸入到指令解碼電路67。
表讀/表寫指令執(zhí)行邏輯電路83通過標(biāo)號為TBLRD和TBLWT的信號線連接到解碼電路67。電路83包含兩個用在執(zhí)行表讀和表寫指令的寄存器TBLPTR97和TABLAT98，其使用下面將詳細(xì)描述。電路83通過程序存儲器讀/寫總線連接到程序存儲器總線控制器99。TBLRD和TBLWT信號線饋送到“或”門96，“或”門96的輸出饋送到“與”門91的輸入。信號線102代表所有其他饋送到仿真裝置的合適電路以執(zhí)行的解碼指令的輸出。一個例子為用于執(zhí)行算術(shù)運(yùn)算的ALU。
現(xiàn)在將闡述圖3的電路的工作。在圖3的電路中可能發(fā)生三種類型的存儲器周期。它們是指令獲取、從TBLRD指令表讀和從TBLWT指令表寫。指令發(fā)送到指令解碼器62。將指令解碼為表讀、表寫和其他指令，在圖3中示意地表示為一組輸出102。當(dāng)檢測到TBLRD或TBLWT時，發(fā)信號給指令執(zhí)行邏輯電路83。邏輯電路83將發(fā)送程序存儲器存取給控制器99。根據(jù)模式管腳輸入上的信號，如果多路復(fù)用器控制信號為邏輯“0”，多路復(fù)用器將程序存儲器存取指向存取ESB；如果多路復(fù)用器控制信號為邏輯“1”，則將程序存儲器存取指向存取USB。
模式選擇決定要存取的存儲器。在微控制器模式中，總是期望將存儲器存取指向ESB。因此，將MC模式信號反相后傳送到“與”門86，從而多路復(fù)用器控制信號總為邏輯“0”。在微處理器模式中，總是期望將存儲器存取指向USB。因此，將微處理器模式信號傳送到“或”門88，從而多路復(fù)用器控制信號總為邏輯“1”。
“與”門91接收作為輸入的微處理器透寫信號和產(chǎn)生自“或”門96的信號。當(dāng)讀或?qū)懼噶钜呀?jīng)由指令解碼器67解碼后，因為邏輯“1”信號輸出到表讀或表寫線上，所以產(chǎn)生“或”門96的邏輯“1”信號。該“或”門96的輸出饋送到還接收模式解碼邏輯90的微處理器透寫輸出作為輸入的“與”門91上。當(dāng)輸入到“與”門91的兩個信號都為高時，邏輯“1”信號從“與”門91輸出，導(dǎo)致邏輯“1”信號從“或”門92輸出。然后，因為在微處理器透寫模式中微控制器線和微處理器線上的信號確定為邏輯“0”，所以“與”門將輸出邏輯“1”信號。在微處理器透寫模式中，讀和寫指令的目標(biāo)為USE，而所有其他的與其他任何指令相關(guān)的存儲器存取的目標(biāo)均為ESB。因此，芯片通過從ESB系統(tǒng)10獲取指令來運(yùn)行，而任何表讀或表寫指令在USB系統(tǒng)30中執(zhí)行。在此模式下，依照本發(fā)明的仿真裝置允許簡單地從仿真器程序存儲器執(zhí)行指令，而從用戶程序存儲器讀出和寫入。
更詳細(xì)的表讀和寫操作示于圖5和圖6。在圖5所示的表讀命令中，描述了芯片20中的兩個寄存器。TABLAT寄存器為表鎖存器并占據(jù)8比特。該寄存器保留由加載到21比特的表指針寄存器TBLPTR的地址所指向的存儲器存儲單元的內(nèi)容。對于TBLRD指令可以有四種選擇。在三種情況下，由TABLPTR所指向的用戶存儲器33的存儲器存儲單元中的數(shù)據(jù)被加載到TABLAT。如操作數(shù)所規(guī)定的，TBLPTR中的值為保留不變、或在值加載到TABLAT后遞增或遞減。在第四中情況下，TBLPTR的值遞增，并且由TBLPTR中的遞增值所指向的存儲器33中的存儲單元將加載到TABLAT。
表寫指令的執(zhí)行相類似。如圖6所示，對于TBLWT指令也有四種可行的選擇。在三種情況下，由TABLPTR所指向的用戶存儲器33的存儲器存儲單元中的數(shù)據(jù)被加載到TABLAT。如操作數(shù)所規(guī)定的，TBLPTR中的值為保留不變、或遞增或遞減。在第四中情況下，TBLPTR的值遞增，并且TABLAT中的數(shù)據(jù)將加載到由TBLPTR中的遞增值所指向的用戶存儲器33中的存儲器存儲單元。
很明顯，按照上述示例可以對本發(fā)明進(jìn)行多種修改和改變。因此應(yīng)該理解在所附權(quán)利要求的范圍之內(nèi)，均可以另外實施本發(fā)明，而不只是象這里所特別描述的。
權(quán)利要求
1．一種仿真裝置，包括用于存取程序存儲器的存儲器接口，所述程序存儲器包括在裝置外部的第一存儲器和第二存儲器；和與所述接口相連的選擇電路，用于當(dāng)所述裝置配置為從所述第一存儲器取指令時僅將程序存儲器寫和存儲器讀存取指向所述第二存儲器。
2．如權(quán)利要求1所述的裝置，包括與所述選擇電路相連的電路，用于檢測是否至少正在執(zhí)行表讀和表寫存取中的一個；其中所述選擇電路可以僅將所述表讀和表寫存取指向所述第二存儲器。
3．如權(quán)利要求1所述的裝置，包括模式選擇電路；其中所述選擇電路包括與所述第一和第二存儲器相連的開關(guān)裝置并連接成接收由所述模式選擇電路輸出的信號。
4．如權(quán)利要求1所述的裝置，包括指令解碼器，用于輸出一個表明至少正在解碼程序存儲器讀存取和程序存儲器寫存取指令中的一條的信號；與所述解碼器相連的電路，配置為接收所述信號并配置為至少執(zhí)行所述程序存儲器讀存取指令和所述程序存儲器寫存取指令中的一條。
5．如權(quán)利要求1所述的裝置，包括模式選擇電路；連接為接收所述模式選擇電路的輸出的邏輯電路；具有與所述邏輯電路相連的輸出的指令解碼器；所述接口電路與邏輯電路的輸出相連。
6．如權(quán)利要求5所述的裝置，其中所述模式選擇電路包括用于輸出表明所述裝置工作模式的信號的第一器件；所述指令解碼器包括用于輸出表明至少正在解碼程序存儲器讀或?qū)懘嫒≈械囊粭l的信號的第二器件；和所述邏輯電路連接為用于接收由所述第一和第二器件輸出的所述信號并輸出一個表明所述第一存儲器和所述第二存儲器中的那一個是允許存取的信號到所述選擇電路。
7．如權(quán)利要求1所述的裝置，其中所述存儲器接口包括程序存儲器總線，和與所述總線相連的程序存儲器總線控制器；及所述選擇電路包括與所述程序存儲器總線、第一存儲器存取總線和第二存儲器存取總線相連的多路復(fù)用器，和與所述多路復(fù)用器相連用于在所述第一和第二存儲器存取總線之間選擇的電路。
8．如權(quán)利要求7所述的裝置，其中所述電路包括用于產(chǎn)生輸出到所述多路復(fù)用器表明當(dāng)所述裝置配置為從所述第一存儲器提取指令時僅存取所述第二存儲器的信號的器件。
9．如權(quán)利要求8所述的裝置，其中所述器件包括模式選擇電路；產(chǎn)生表明正在執(zhí)行程序存儲器存取的信號的電路；和與所述模式選擇電路的輸出相連并具有連接成用于接收所述電路輸出的所述信號的輸入端的第一邏輯電路。
10．如權(quán)利要求1所述的裝置，其中所述第一存儲器為仿真器程序存儲器，和所述第二存儲器為用戶程序存儲器。
11．如權(quán)利要求1所述的裝置，進(jìn)一步包括與所述裝置相連的仿真器系統(tǒng)；和與所述裝置相連的用戶系統(tǒng)。
12．如權(quán)利要求11所述的裝置，其中所述仿真器系統(tǒng)包括所述第一存儲器；和所述用戶系統(tǒng)包括所述第二存儲器。
13．如權(quán)利要求12所述的裝置，其中所述第一存儲器包括含有由所述裝置提取的指令的仿真器程序存儲器；所述第二存儲器包括當(dāng)所述裝置配置為從所述第一存儲器提取指令時僅將所述程序存儲器寫和存儲器讀存取所指向的用戶程序存儲器。
14．一種仿真裝置，包括用于接收源于與所述裝置相連的仿真存儲器的指令的器件；和與用于接收的所述器件相連，用作當(dāng)所述裝置配置為從所述仿真存儲器提取指令時，僅將存儲器讀和寫指令目標(biāo)指定為與所述裝置相連的用戶存儲器的器件。
15．如權(quán)利要求14所述的裝置，包括與用于接收的所述器件相連用作檢測所述存儲器讀和寫指令的器件；和與用于指定目標(biāo)的所述器件和用于檢測的所述器件相連用作選擇所述裝置工作模式的器件。
16．如權(quán)利要求14所述的裝置，其中用于指定目標(biāo)的所述器件包括用于檢測所述裝置工作模式的器件；用于檢測所述存儲器讀和寫指令的器件；和用于使用兩個所述檢測器件的輸出在所述仿真存儲器和所述用戶存儲器之間選擇存取的器件。
17．如權(quán)利要求16所述的裝置，包括用于在所述選擇器件控制下在所述仿真存儲器和所述用戶存儲器之間存取切換的器件。
18．一種操作仿真裝置的方法，包括僅從第一存儲器獲取指令；和僅將存儲器存取指向與所述第一存儲器分立并在所述存儲器裝置之外的第二存儲器。
19．如權(quán)利要求18所述的方法，包括僅從仿真程序存儲器獲取指令；和僅將所述存儲器存取指向與所述仿真程序存儲器分立并在所述仿真裝置之外的用戶程序存儲器。
20．如權(quán)利要求19所述的方法，包括將至少在表讀和表寫存取中的一個指向所述程序存儲器。
21．如權(quán)利要求18所述的方法，包括檢測所述裝置的工作模式；檢測存儲器存取是否正在執(zhí)行；和基于所述檢測步驟選擇在所述第一和第二存儲器之一存取。
22．如權(quán)利要求21所述的方法，其中檢測存儲器存取是否正在執(zhí)行包括檢測是否至少一個表讀和表寫存取正在執(zhí)行；和指引所述存儲器存取包括將至少一個所述表讀和表寫存取指向所述第二存儲器。
23．如權(quán)利要求22所述的方法，包括僅從仿真程序存儲器獲取指令；和僅將所述存儲器存取指向與所述仿真程序存儲器分立并在所述仿真裝置之外的用戶程序存儲器。
24．如權(quán)利要求18所述的方法，包括解碼所述指令；檢測是否正在使用所述解碼步驟執(zhí)行存儲器存??；和確定正在使用所述檢測步驟存取所述第一和第二存儲器中的那一個。
25．如權(quán)利要求24所述的方法，包括檢測所述裝置的工作模式；和確定正在使用所述檢測步驟執(zhí)行存取所述第一和第二存儲器中的那一個。
26．如權(quán)利要求25所述的方法，包括僅將所述存儲器存取指向與所述仿真程序存儲器分立并在所述仿真裝置之外的用戶程序存儲器。
全文摘要
一種提供在仿真器系統(tǒng)中存取用戶存儲器的裝置、系統(tǒng)及方法。仿真器系統(tǒng)包含仿真器系統(tǒng)存儲器、用戶系統(tǒng)存儲器和仿真裝置。仿真裝置工作在程序執(zhí)行指令源自仿真存儲器，而讀和寫指令目標(biāo)為用戶存儲器的模式下。包括在仿真器芯片中的邏輯將讀和寫存儲器存取指向用戶存儲器，而指令從仿真器存儲器獲取。
文檔編號G06F11/22GK1318172SQ00801023
公開日2001年10月17日 申請日期2000年4月13日 優(yōu)先權(quán)日1999年4月14日
發(fā)明者愛德華·B·博爾斯 申請人:密克羅奇普技術(shù)公司