技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明公開了一種新型的高速、低功耗、省面積的二進(jìn)制有符號數(shù)的原碼加/減運(yùn)算單元的硬件架構(gòu)。該架構(gòu)有一個加/減控制信號，能夠指示電路執(zhí)行加法運(yùn)算或減法運(yùn)算。輸入兩個二進(jìn)制有符號數(shù)的原碼，在的加/減控制信號指示下，該硬件架構(gòu)能夠快速地計(jì)算出對應(yīng)的兩數(shù)的和或差，并仍然以原碼的形式呈現(xiàn)。本發(fā)明主要包含了加法器，減法器，比較器，求補(bǔ)單元和數(shù)據(jù)選擇器，接近并行化地計(jì)算出兩數(shù)之和、差以及差的相反數(shù)，并根據(jù)兩數(shù)的符號位、相對大小以及加/減控制信號的不同組合情況，迅速地從兩數(shù)之和、差以及差的相反數(shù)三者中篩選出一個作為最終的結(jié)果。本發(fā)明通過優(yōu)化計(jì)算方法，大大縮短了二進(jìn)制原碼加/減運(yùn)算單元硬件架構(gòu)的關(guān)鍵路徑，并降低了功耗，減小了面積開銷，使本發(fā)明具有廣泛的運(yùn)用前景。

技術(shù)研發(fā)人員：王中風(fēng);周楊燦;林軍
受保護(hù)的技術(shù)使用者：南京大學(xué)
技術(shù)研發(fā)日：2017.03.10
技術(shù)公布日：2017.07.11