本實(shí)用新型屬于測(cè)控系統(tǒng)技術(shù)領(lǐng)域，更具體地，涉及一種嵌入式測(cè)試存儲(chǔ)系統(tǒng)。

背景技術(shù)：

隨著微電子技術(shù)和半導(dǎo)體工業(yè)的不斷創(chuàng)新和發(fā)展，VLSI電路集成度和工藝水平不斷提高，深亞微米工藝已經(jīng)走向成熟，使得在單芯片上完成系統(tǒng)級(jí)整合成為可能，從而實(shí)現(xiàn)片上系統(tǒng)設(shè)計(jì)SoC(Systemon Chip)。同時(shí)在計(jì)算機(jī)硬件性能大幅提升，高性能EDA工具的不斷開(kāi)發(fā)的前提下，基于IP核復(fù)用技術(shù)的SoC設(shè)計(jì)在電子行業(yè)中迅速推廣，降低了產(chǎn)品的開(kāi)發(fā)成本和周期，極大的提高了設(shè)計(jì)效率。

目前，測(cè)試存儲(chǔ)系統(tǒng)仍采用“主板+存儲(chǔ)器+顯示屏+測(cè)試板卡”的模式，這種測(cè)試存儲(chǔ)系統(tǒng)極大增加了尺寸，降低了強(qiáng)弱電信號(hào)兼容性；并且這種模式的測(cè)試存儲(chǔ)系統(tǒng)的系抗干擾能力很受限制，導(dǎo)致軍事裝備領(lǐng)域的應(yīng)用極其不便，特別是在加入市購(gòu)的測(cè)試板卡，在信號(hào)完整性很難得到保證，不同信號(hào)時(shí)鐘的不統(tǒng)一性導(dǎo)致出現(xiàn)測(cè)試偏差，極大增加了排故的復(fù)雜性。而片上系統(tǒng)SOC具備IP核用戶自主開(kāi)發(fā)，IP核構(gòu)成的SOC片上系統(tǒng)在功耗、可靠性方面具有不可比擬的優(yōu)勢(shì)。隨著嵌入式電子技術(shù)在軍事裝備技術(shù)中所占的比重不斷加大，瞄準(zhǔn)技術(shù)發(fā)展的前沿，利用新技術(shù)來(lái)倍增戰(zhàn)斗力具有重要意義。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本實(shí)用新型提供了一種嵌入式測(cè)試存儲(chǔ)系統(tǒng)，其目的在于提供一種具有結(jié)構(gòu)緊湊、功耗低、電磁兼容強(qiáng)、保密性高的測(cè)試存儲(chǔ)系統(tǒng)。

為實(shí)現(xiàn)上述目的，按照本實(shí)用新型的一個(gè)方面，提供了一種嵌入式測(cè)試存儲(chǔ)系統(tǒng)，包括主處理器電路、通訊接口、信號(hào)采集電路、信號(hào)調(diào)理電路接口和SDRAM存儲(chǔ)接口電路；

其中，主處理器電路的第一輸入端與通訊接口相連，主處理器電路的第二輸入端與信號(hào)采集電路的輸出端相連，主處理器電路的第三端是一個(gè)雙向接口，與SDRAM存儲(chǔ)接口電路相連；信號(hào)調(diào)理電路接口的輸出端與信號(hào)采集電路的輸入端相連，信號(hào)調(diào)理電路接口的輸入端用于接入外部模擬信號(hào)。

優(yōu)選地，上述的嵌入式測(cè)試存儲(chǔ)系統(tǒng)，其主處理器電路包括ARM微處理器、Fabric查詢表模塊、SMC_FIC軟存儲(chǔ)模塊、CORE_AXI高級(jí)可擴(kuò)展模塊、SDR_AXI高級(jí)可擴(kuò)展接口模塊、DDR Bridge橋式連接模塊、RS422串口總線模塊、AD采樣控制轉(zhuǎn)換模塊和FAB_CCC時(shí)鐘調(diào)節(jié)模塊；

其中，RS422串口總線模塊和AD采樣控制轉(zhuǎn)換模塊通過(guò)AHB總線矩陣與ARM微處理器的一端相連；ARM微處理器的另一端與DDR Bridge橋式連接模塊的第一端相連；SMC_FIC軟存儲(chǔ)模塊的第一端與DDR Bridge橋式連接模塊的第二端相連；CORE_AXI高級(jí)可擴(kuò)展模塊的第一端與SMC_FIC軟存儲(chǔ)模塊的第二端相連；SDR_AXI高級(jí)可擴(kuò)展接口模塊的第一端與CORE_AXI高級(jí)可擴(kuò)展模塊的第二端相連；Fabric查詢表模塊的第一端與SDR_AXI高級(jí)可擴(kuò)展接口模塊的第二端相連，第二端用作連接外部SDRAM存儲(chǔ)器的接口；FAB_CCC時(shí)鐘調(diào)節(jié)模塊的第一端與SDR_AXI高級(jí)可擴(kuò)展接口模塊的第三端相連，第二端與DDR Bridge橋式連接模塊的第三端相連；

優(yōu)選地，上述的嵌入式測(cè)試存儲(chǔ)系統(tǒng)，其RS422串口總線模塊用于將ARM微處理器的總線接口連接到AHB總線矩陣，并通過(guò)Fabric查詢表模塊與通訊接口連接，實(shí)現(xiàn)數(shù)據(jù)交互；

AD采樣控制轉(zhuǎn)換模塊用于將信號(hào)采集電路采集的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后通過(guò)AHB總線矩陣和Fabric查詢表模塊發(fā)送到ARM微處理器，實(shí)現(xiàn)對(duì)采集到的模擬信號(hào)的轉(zhuǎn)換及傳輸；

信號(hào)調(diào)理電路接口用于將外部模擬信號(hào)調(diào)理到AD采樣控制轉(zhuǎn)換模塊可采樣的信號(hào)范圍；

外部SDRAM存儲(chǔ)接口電路通過(guò)SDR_AXI高級(jí)可擴(kuò)展接口模塊連接到CORE_AXI高級(jí)可擴(kuò)展模塊，并通過(guò)SMC_FIC軟存儲(chǔ)模塊將外部SDRAM存儲(chǔ)器的數(shù)據(jù)發(fā)送ARM微處理器，或?qū)RM微處理器接收到的數(shù)據(jù)發(fā)送給外部SDRAM存儲(chǔ)器，實(shí)現(xiàn)數(shù)據(jù)讀取和存儲(chǔ)；

DDR Bridge橋式連接模塊用于實(shí)現(xiàn)SMC_FIC軟存儲(chǔ)模塊與ARM模塊的數(shù)據(jù)交互，F(xiàn)AB_CCC時(shí)鐘調(diào)節(jié)模塊用于為DDR Bridge橋式連接模塊和SDR_AXI高級(jí)可擴(kuò)展接口模塊提供可調(diào)時(shí)鐘。

總體而言，通過(guò)本實(shí)用新型所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，能夠取得下列有益效果：

本實(shí)用新型提供的嵌入式測(cè)試存儲(chǔ)系統(tǒng)與傳統(tǒng)測(cè)控系統(tǒng)相比，由于采用同一時(shí)鐘控制、IP核一次燒寫(xiě)、具備內(nèi)部自測(cè)試功能，具有結(jié)構(gòu)緊湊、功耗低、電磁兼容強(qiáng)、保密性高的特點(diǎn)，解決了傳統(tǒng)測(cè)試存儲(chǔ)設(shè)備使用不便、功耗高、抗電磁干擾弱、保密性差的缺陷。

附圖說(shuō)明

圖1是實(shí)施例提供的嵌入式測(cè)試存儲(chǔ)系統(tǒng)的模塊結(jié)構(gòu)示意圖；

圖2是實(shí)施例提供的嵌入式測(cè)試存儲(chǔ)系統(tǒng)的主處理器內(nèi)部構(gòu)成示意圖。

具體實(shí)施方式

為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。此外，下面所描述的本實(shí)用新型各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。

本實(shí)用新型實(shí)施例提供的嵌入式測(cè)試存儲(chǔ)系統(tǒng)的功能框圖如圖1所示，包括主處理器電路1、通訊接口2、信號(hào)采集電路3、信號(hào)調(diào)理電路接口4和SDRAM存儲(chǔ)接口電路5；

其中，主處理器電路1的第一輸入端與通訊接口2相連，主處理器電路1的第二輸入端與信號(hào)采集電路3的輸出端相連；主處理器電路1的第三端是一個(gè)雙向接口，與SDRAM存儲(chǔ)接口電路5相連；信號(hào)調(diào)理電路接口4的輸出端與信號(hào)采集電路3的輸入端相連，信號(hào)調(diào)理電路接口4的輸入端用于接入外部模擬信號(hào)。

實(shí)施例提供的嵌入式測(cè)試存儲(chǔ)系統(tǒng)的主處理器電路1的內(nèi)部構(gòu)成如圖2所示，包括ARM微處理器、Fabric查詢表模塊、SMC_FIC軟存儲(chǔ)模塊、CORE_AXI高級(jí)可擴(kuò)展模塊、SDR_AXI高級(jí)可擴(kuò)展接口模塊、DDR Bridge橋式連接模塊、RS422串口總線模塊、AD采樣控制轉(zhuǎn)換模塊和FAB_CCC時(shí)鐘調(diào)節(jié)模塊；

其中，RS422串口總線模塊和AD采樣控制轉(zhuǎn)換模塊通過(guò)AHB總線矩陣與ARM微處理器的一端相連；ARM微處理器的另一端與DDR Bridge橋式連接模塊的第一端相連；SMC_FIC軟存儲(chǔ)模塊的第一端與DDR Bridge橋式連接模塊的第二端相連；CORE_AXI高級(jí)可擴(kuò)展模塊的第一端與SMC_FIC軟存儲(chǔ)模塊的第二端相連；SDR_AXI高級(jí)可擴(kuò)展接口模塊的第一端與CORE_AXI高級(jí)可擴(kuò)展模塊的第二端相連；Fabric查詢表模塊的第一端與SDR_AXI高級(jí)可擴(kuò)展接口模塊的第二端相連，第二端用作連接外部SDRAM存儲(chǔ)器的接口；FAB_CCC時(shí)鐘調(diào)節(jié)模塊的第一端與SDR_AXI高級(jí)可擴(kuò)展接口模塊的第三端相連，第二端與DDR Bridge橋式連接模塊的第三端相連。

RS422串口總線模塊和AD采樣控制轉(zhuǎn)換模塊將通過(guò)數(shù)據(jù)總線、控制總線及地址總線進(jìn)行數(shù)據(jù)傳輸，實(shí)現(xiàn)對(duì)信號(hào)的接收和采集；外部SDRAM存儲(chǔ)器通過(guò)SDR_AXI高級(jí)可擴(kuò)展接口模塊在FAB_CCC時(shí)鐘調(diào)節(jié)模塊提供的時(shí)鐘條件下進(jìn)行數(shù)據(jù)的存儲(chǔ)和讀取，讀取到的數(shù)據(jù)在CORE_AXI高級(jí)可擴(kuò)展模塊和SMC_FIC軟存儲(chǔ)模塊的控制下跨接到DDR Bridge橋式連接模塊，轉(zhuǎn)換后發(fā)送到ARM微處理器，實(shí)現(xiàn)ARM微處理器對(duì)外部SDRAM存儲(chǔ)器內(nèi)數(shù)據(jù)的存儲(chǔ)和讀取。

采用實(shí)施例提供的這種嵌入式測(cè)試存儲(chǔ)系統(tǒng)實(shí)現(xiàn)存儲(chǔ)，通過(guò)軟硬件協(xié)同以提高片上系統(tǒng)的資源利用率，達(dá)到最佳的軟硬件契合性；在本實(shí)施例中，硬件實(shí)現(xiàn)平臺(tái)搭建，包括外部接口電路、功能模塊；軟件則完成數(shù)據(jù)處理、存儲(chǔ)及必要的邏輯功能，包括軟件接口通訊協(xié)議、架構(gòu)設(shè)計(jì)、邏輯設(shè)計(jì)及算法；通過(guò)軟件接口通訊協(xié)議實(shí)現(xiàn)與上位機(jī)和下位機(jī)數(shù)據(jù)通訊，通過(guò)地址線和控制線的操作實(shí)現(xiàn)數(shù)據(jù)的讀取和存儲(chǔ)。

本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。