本實用新型屬于復(fù)數(shù)運算控制的設(shè)備或裝置技術(shù)領(lǐng)域，具體涉及到一種復(fù)數(shù)除減運算速度比較與顯示裝置。

背景技術(shù)：

復(fù)數(shù)在電學(xué)、流體力學(xué)等得到了發(fā)展，復(fù)數(shù)是數(shù)學(xué)計算中經(jīng)常用到的。研究復(fù)數(shù)運算，提高復(fù)數(shù)的運算速度很有意義。為此，學(xué)校也開有相關(guān)的專業(yè)課，產(chǎn)生復(fù)數(shù)除減運算平臺。產(chǎn)生復(fù)數(shù)除減運算的實驗平臺也很多，主要存在以下幾種：1.基于單片機(jī)的復(fù)數(shù)除減運算實驗平臺；2.基于ARM處理器的復(fù)數(shù)除減運算實驗平臺；3.基于DSP的復(fù)數(shù)除減運算實驗平臺等。這些復(fù)數(shù)除減運算實驗平臺存在以下不足：復(fù)數(shù)除減運算實驗平臺相互獨立；不能直觀地研究出復(fù)數(shù)除減運算的速度；未能鍛煉學(xué)生綜合分析能力；未能充分地激發(fā)學(xué)生的全局意識、提高學(xué)生認(rèn)識。

技術(shù)實現(xiàn)要素：

本實用新型所要解決的技術(shù)問題在于克服上述復(fù)數(shù)除減運算實驗平臺的不足,提供一種復(fù)數(shù)除減運算速度比較與顯示裝置，這種裝置能直觀地看出復(fù)數(shù)除減運算速度快慢，提高學(xué)生的認(rèn)識及創(chuàng)新能力。

解決上述技術(shù)問題采用的技術(shù)方案是：

由于本實用新型采用控制器電路產(chǎn)生復(fù)數(shù)除減運算，當(dāng)開始復(fù)數(shù)除減運算時，集成電路U2發(fā)出開始脈沖信號，信號從集成電路U2的引腳56輸出，同時，報警電路啟動，高電平信號從集成電路U2的引腳38輸出，輸入到發(fā)光二級管D2，點亮D2；當(dāng)結(jié)束復(fù)數(shù)除減運算時，集成電路U2發(fā)出結(jié)束脈沖信號，信號從集成電路U2的引腳55輸出，同時，報警電路啟動，低電平信號從集成電路U2的引腳38輸出，輸入到發(fā)光二級管D2，關(guān)閉D2。

采用FPGA電路產(chǎn)生復(fù)數(shù)除減運算，當(dāng)FPGA內(nèi)部的復(fù)數(shù)除減運算開始時，點亮發(fā)光二級管D1，指示FPGA電路產(chǎn)生復(fù)數(shù)除減運算開始；當(dāng)FPGA電路完成復(fù)數(shù)除減運算時，關(guān)閉D1，同時FPGA電路根據(jù)集成電路U2發(fā)送來的開始，及結(jié)束信號，計算出控制器電路電路進(jìn)行復(fù)數(shù)除減運算所需的時間t1，并計算出自身產(chǎn)生的復(fù)數(shù)除減運算所需時t2，進(jìn)而求出復(fù)數(shù)除減運算的時間差t＝t1-t2；與此同時，啟動LCD顯示邏輯，將復(fù)數(shù)除減運算的時間差t顯示在LCD1602上。該裝置設(shè)計合理、控制簡單、外圍元件少，直觀地看出復(fù)數(shù)除減運算速度快慢，可應(yīng)用于運算復(fù)數(shù)運算及速度優(yōu)化裝置。

附圖說明

圖1是本實用新型電氣原理方框圖。

圖2是控制器電路，報警電路的電子線路原理圖。

圖3是FPGA電路，顯示電路的電子線路原理圖。

具體實施方式

下面結(jié)合附圖和實施例對本實用新型做進(jìn)一步詳細(xì)說明，但本實用新型不限于這些實施例。

實施例1

在圖1中，本實用新型一種復(fù)數(shù)除減運算速度比較與顯示裝置由控制器電路,FPGA電路，顯示電路，報警電路連接構(gòu)成。其中，控制器電路產(chǎn)生一種復(fù)數(shù)運算的啟動，及停止脈沖信號，用于計算復(fù)數(shù)運算的時間；報警電路，指示復(fù)數(shù)運算的時間，該電路的輸入端接控制器電路的輸出端；FPGA電路，實現(xiàn)硬件復(fù)數(shù)除減運算，該電路的輸入端接控制器電路的輸出端；顯示電路，顯示出復(fù)數(shù)除減運算的時間差值，該電路的輸入端接FPGA電路的輸出端。

在圖2中，本實施例的控制器電路由集成電路U2，電容C1，C2，C3，電阻R1，無源晶振Y1連接構(gòu)成。其中，集成電路U2的型號為C8051F010，集成電路U2的引腳18，19接無源晶振Y1的兩端，電容C1的一端接地，電容C1的另一端接集成電路U2的引腳18，電容C2的一端接地，電容C2的另一端接集成電路U2的引腳19，集成電路U2的引腳20接電阻R1，電容C3的一端，電阻R1，電容C3的另一端接地，集成電路U2的引腳16,17,62,31,40接3V，集成電路U2的引腳41,30,61,5,15接地。

報警電路是由電阻R2，R3，發(fā)光二極管D2,D1連接構(gòu)成，其中，電阻R2的一端接集成電路U2的引腳38，電阻R2的另一端接發(fā)光二極管D2的一端，發(fā)光二極管D2的另一端接地；電阻R3的一端接集成電路U1的引腳P6，電阻R3的另一端接發(fā)光二極管D1的一端，發(fā)光二極管D1的另一端接地。

在圖3中，本實施例的FPGA電路由集成電路U1、有源晶振Y2連接構(gòu)成。其中，集成電路U1的型號為EP2C15AF256C6，有源晶振Y2的型號為JHY50M，集成電路U1的引腳J2接Y2的引腳4，Y2的引腳1接3V,Y2的引腳3接地，集成電路U1的引腳F10,G7,G9，G11，H7,H10，H11，J6，J7，J10，K6，K8，K10，E5，F(xiàn)11，L6，M12接1.2V,集成電路U1的引腳B1,G3,A2,C7,E7,A15,C10,E10,B16,G14,K14,R16，M7，M10，P7，P10，T2，T15接3V,集成電路U1的引腳E12，F(xiàn)6，L11，M5接模擬1.2V集成電路U1的引腳A1，A16，B15，C8，C9，D5，D12，E6，E8，E9，E11，F(xiàn)5，F(xiàn)8，F(xiàn)12，G6，G8，G10，H3，H6，H8，H9，H14，J3，J8，J9，J11，J14，K7，K9，K11，L5，L9，L10，L12，M6，M8，M9，M11，N5，N12，P8，P9，R2，R15，T1，T16接地。

顯示電路是由連接器J1，集成電路U1連接構(gòu)成，其中，連接器J1接LCD1602顯示器，顯示出復(fù)數(shù)除減運算的時間差。其中，連接器J1的引腳1,3,16接地，連接器J1的引腳2，15接3V,連接器J1的引腳4接集成電路U1的引腳R14，連接器J1的引腳5接集成電路U1的引腳K13，連接器J1的引腳6接集成電路U1的引腳N13，連接器J1的引腳7接集成電路U1的引腳N14，連接器J1的引腳8接集成電路U1的引腳P15，連接器J1的引腳9接集成電路U1的引腳P16，連接器J1的引腳10接集成電路U1的引腳N15，連接器J1的引腳11接集成電路U1的引腳N16，連接器J1的引腳12接集成電路U1的引腳M14，連接器J1的引腳13接集成電路U1的引腳P14，連接器J1的引腳14接集成電路U1的引腳M15。

本實用新型的工作原理如下：

系統(tǒng)上電，控制器電路中無源晶振起振，產(chǎn)生系統(tǒng)時鐘，給控制器電路提供時鐘信號，集成電路U2開始工作；與此同時，有源晶振Y2產(chǎn)生時鐘信號，給FPGA電路產(chǎn)生時鐘信號，集成電路U1開始工作。集成電路U2由軟件產(chǎn)生復(fù)數(shù)除減運算當(dāng)開始復(fù)數(shù)除減運算時，集成電路U2發(fā)出開始脈沖信號，信號從集成電路U2的引腳56輸出，同時，報警電路啟動，高電平信號從集成電路U2的引腳38輸出，輸入到發(fā)光二級管D2，點亮D2；當(dāng)結(jié)束復(fù)數(shù)除減運算時，集成電路U2發(fā)出結(jié)束脈沖信號，信號從集成電路U2的引腳55輸出，同時，報警電路啟動，低電平信號從集成電路U2的引腳38輸出，輸入到發(fā)光二級管D2，關(guān)閉D2。

與此同時，集成電路U1由硬件電路產(chǎn)生復(fù)數(shù)除減運算，當(dāng)FPGA內(nèi)部的復(fù)數(shù)除減運算開始時，集成電路U1產(chǎn)生報警脈沖信號，信號從集成電路U1的引腳P6輸出，經(jīng)過電阻R3，輸入到發(fā)光二級管D1,點亮發(fā)光二級管D1，指示FPGA電路產(chǎn)生復(fù)數(shù)除減運算開始時間T1；當(dāng)FPGA電路完成復(fù)數(shù)除減運算時，關(guān)閉D1，計算出復(fù)數(shù)除減運算結(jié)束時間T2。

此后，集成電路U1計算控制器產(chǎn)生的復(fù)數(shù)除減運算的時間：FPGA電路根據(jù)集成電路U2發(fā)送來的開始脈沖信號，及結(jié)束脈沖信號，其中，開始脈沖信號從集成電路U2的引腳56輸出，輸入到集成電路U1的引腳T8，結(jié)束脈沖信號從集成電路U2的引腳55輸出，輸入到集成電路U1的引腳R7，集成電路U1時刻檢測開始脈沖信號，及結(jié)束脈沖信號，并啟動內(nèi)部控制邏輯，計算出控制器電路電路進(jìn)行復(fù)數(shù)除減運算所需的時間T3，并計算出自身產(chǎn)生的復(fù)數(shù)除減運算所需時T4，進(jìn)而求出復(fù)數(shù)除減運算的時間差T＝T4-T3-(T2-T1)；此后，啟動LCD顯示控制邏輯，將復(fù)數(shù)除減運算的時間差T顯示出來，數(shù)據(jù)信號從集成電路U1的引腳M15，P14，M14，N16，N15，P16，P15，N14輸出，輸入到連接器J1，從液晶顯示器LCD1602上，顯示出復(fù)數(shù)除減運算的時間差T。