本實用新型涉及中頻信號處理技術(shù)領(lǐng)域，特別涉及一種集中式加載的中頻信號處理模塊。

背景技術(shù)：

中頻信號處理模塊通常采用FPGA與DSP組合的方式實現(xiàn)信號處理，在復(fù)雜的中頻信號處理模塊中會采用多個FPGA和多個DSP實現(xiàn)復(fù)雜信號處理，因此，其中就會涉及到多個FPGA和多個DSP的程序加載，以往采用分散的一對一的加載方式，需要更多數(shù)量的芯片和電路板空間，而且FPGA的獨立加載芯片是專用的，成本較高。

技術(shù)實現(xiàn)要素：

本實用新型提供一種集中式加載的中頻信號處理模塊，有利于減少模塊的芯片數(shù)量、增強模塊的可靠性、降低成本。

本實用新型提供了一種集中式加載的中頻信號處理模塊，包括：多個FPGA(Field-Programmable Gate Array現(xiàn)場可編程門陣列)芯片、多個DSP(Digital Signal Processors數(shù)字信號處理器)芯片、CPLD(Complex Programmable Logic Device復(fù)雜可編程邏輯器件)芯片和大容量Flash(Flash Memory簡稱Flash閃存)芯片，多個DSP芯片分別通過EMIF(External Memory Interface外部存儲器接口)總線與CPLD芯片連接，多個FPGA芯片分別通過被動加載總線與CPLD芯片連接，CPLD芯片與大容量Flash芯片連接，大容量Flash芯片內(nèi)包括多個分區(qū)，多個DSP芯片和多個FPGA芯片的加載程序分別存儲在大容量Flash芯片的不同分區(qū)內(nèi)。

進一步地，所述FPGA芯片為兩個。

進一步地，其特征在于，所述DSP芯片為兩個。

與現(xiàn)有技術(shù)相比，本實用新型的有益效果在于：

本實用新型將多個FPGA芯片和多個DSP芯片分別需要一加載程序的Flash芯片集中設(shè)計為一大容量Flash芯片，多個FPGA芯片和多個DSP芯片的加載程序分別才在大容量Flash芯片的不同分區(qū)內(nèi)，減少了flash芯片數(shù)量，增強了系統(tǒng)的可靠性，減少了電路板面積，降低了布線復(fù)雜度，同時降低了整板的成本。

附圖說明

圖1為本實用新型提供的一種集中式加載的中頻信號處理模塊的原理框圖。

附圖標(biāo)記說明：

1-FPGA芯片，2-DSP芯片，3-CPLD芯片，4-大容量Flash芯片。

具體實施方式

下面結(jié)合附圖，對本實用新型的一個具體實施方式進行詳細(xì)描述，但應(yīng)當(dāng)理解本實用新型的保護范圍并不受具體實施方式的限制。

如圖1所示，本實用新型實施例提供的一種集中式加載的中頻信號處理模塊，包括：多個FPGA芯片1、多個DSP芯片2、CPLD芯片3和大容量Flash芯片4，多個DSP芯片2分別通過EMIF總線與CPLD芯片3連接，多個FPGA芯片1分別通過被動加載總線與CPLD芯片3連接，CPLD芯片3與大容量Flash芯片4連接，大容量Flash芯片4內(nèi)包括多個分區(qū)，多個DSP芯片2和多個FPGA芯片1的加載程序分別存儲在大容量Flash芯片4的不同分區(qū)內(nèi)。

多個FPGA芯片1和多個DSP芯片2的加載程序分別存儲在大容量Flash芯片4的不同分區(qū)內(nèi)，與傳統(tǒng)的多個FPGA芯片1和多個DSP芯片2分別需要一個存儲加載程序的Flash芯片相比較，減少了flash芯片數(shù)量，增強了系統(tǒng)的可靠性，減少了電路板面積，降低了布線復(fù)雜度，同時降低了整板的成本。

進一步地，所述FPGA芯片1為兩個。

進一步地，所述DSP芯片2為兩個。

大容量Flash芯片4中的程序固化通過DSP芯片2的EMIF總線實現(xiàn)。

多個DSP芯片2和多個FPGA芯片1的加載必須按照固定順序進行，CPLD芯片3通過EMIF總線實現(xiàn)DSP芯片2的程序加載，F(xiàn)PGA芯片1的程序加載通過CPLD芯片3被動加載實現(xiàn)的。

以上公開的僅為本實用新型的幾個具體實施例，但是，本實用新型實施例并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化都應(yīng)落入本實用新型的保護范圍。