技術(shù)總結(jié)
簇內(nèi)存儲(chǔ)訪問行列兩級(jí)交換電路主要適用于上層為4*4個(gè)輕核處理單元PE組成的陣列處理器簇PEG，下層為4*4個(gè)512*16bit大小RAM塊的陣列結(jié)構(gòu)中，完成陣列處理器與分布式存儲(chǔ)間高速數(shù)據(jù)交互訪問，屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域。本設(shè)計(jì)采用“行交換+列交換”的兩級(jí)交換結(jié)構(gòu)，通過行列兩級(jí)交換結(jié)構(gòu)及本地存儲(chǔ)單元優(yōu)先訪問策略，能夠完成4*4陣列處理器對(duì)16個(gè)分布式存儲(chǔ)塊的并行全訪問，支持本地存儲(chǔ)優(yōu)先訪問遠(yuǎn)程存儲(chǔ)次之的優(yōu)先級(jí)策略，減小數(shù)據(jù)訪問延遲、提高訪存帶寬、提高資源利用率。

技術(shù)研發(fā)人員：蔣林;郭佳樂;山蕊;朱筠;謝曉燕;劉鎮(zhèn)弢;張新
受保護(hù)的技術(shù)使用者：西安郵電大學(xué)
文檔號(hào)碼：201610866337
技術(shù)研發(fā)日：2016.09.30
技術(shù)公布日：2017.03.15