技術(shù)編號：12123712
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域，尤其涉及到陣列處理器中4*4陣列處理器簇內(nèi)分布式存儲結(jié)構(gòu)的數(shù)據(jù)并行訪問。背景技術(shù)隨著處理器內(nèi)部計算核數(shù)目增多，集成功能日益復(fù)雜，對主存數(shù)據(jù)訪問需求也在逐漸增加，處理速度與存取速度失配所引發(fā)的“存儲墻”問題也隨著工藝的進(jìn)步而日益嚴(yán)重，并成為制約處理器性能提高的重要因素。為了使處理速度與存儲速度之間達(dá)到平衡，主流存儲結(jié)構(gòu)采用多級Cache技術(shù)來緩解不斷惡化的“存儲墻”問題。然而，多級Cache結(jié)構(gòu)需要附加電路才能完成地址映射，保證數(shù)據(jù)的一致性。隨著集成電路工藝的不斷進(jìn)...
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