本發(fā)明屬于納米集成電路
技術(shù)領(lǐng)域：
，具體涉及一種基于電荷俘獲-釋放機制的電路PBTI老化建模方法。
背景技術(shù)：
：隨著納米集成電路技術(shù)的不斷提高，工藝尺寸不斷減小，影響電路老化的物理效應(yīng)日益明顯，嚴重降低納米集成電路的壽命。其中，偏置溫度不穩(wěn)定性是帶給電路可靠性嚴重挑戰(zhàn)的主要因素之一。BTI效應(yīng)是指集成電路晶體管正向偏置狀態(tài)下，其閾值電壓Vth隨溫度和偏置時間的增加而升高，BTI效應(yīng)又可以分為導致PMOS晶體管中閾值電壓絕對值增高的負偏置溫度不穩(wěn)定性和影響NMOS晶體管的閾值電壓的正偏置溫度不穩(wěn)定性，現(xiàn)有的研究工作主要集中在PMOS晶體管的NBTI效應(yīng)引起的電路老化問題。針對PMOS晶體管的NBTI老化效應(yīng)及其在電路抗NBTI老化設(shè)計中的應(yīng)用，有大量的建模研究工作。針對晶體管閾值電壓受BTI效應(yīng)影響的機理，傳統(tǒng)采用經(jīng)典的反應(yīng)擴散(Reaction-Diffusion，R-D)機制，研究建立相應(yīng)的晶體管閾值電壓Vth和電路時延的變化預測模型[3]。當CMOS集成電路工藝技術(shù)達到45nm及更高水平時，為了解決越來越嚴重的器件漏電問題，高介電常數(shù)(k)的絕緣材料代替?zhèn)鹘y(tǒng)的SiO2作為柵極介質(zhì)，開始引入工藝過程，并采用特定的金屬材料作為MOS晶體管的柵極。實驗發(fā)現(xiàn)，采用這種高k絕緣介質(zhì)-金屬柵結(jié)構(gòu)的NMOS晶體管遭受PBTI老化效應(yīng)，導致的閾值電壓Vth隨著正偏置條件下的溫度和時間的增加而升高，會變得更加明顯。然而，傳統(tǒng)的R-D機制卻并不適用于PBTI效應(yīng)引起的電路的時延退化建模和預測。技術(shù)實現(xiàn)要素：本發(fā)明的目的在于針對現(xiàn)有技術(shù)的不足，現(xiàn)提供一種將模型計算結(jié)果與Hspice仿真結(jié)果進行比較，檢驗?zāi)Ｐ陀糜陬A測電路時延的精度，可用于指導電路抗老化設(shè)計中的時序余量優(yōu)化設(shè)置的基于電荷俘獲-釋放機制的電路PBTI老化建模方法。為解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案為：一種基于電荷俘獲-釋放機制的電路PBTI老化建模方法，其創(chuàng)新點在于：包括基于T-D機制的BTI老化模型的建立、T-D機制下的電路老化時延模型的建立、MatLab仿真實驗和T-D機制下的電路老化時延模型的驗證步驟，所述具體步驟如下：(Ⅰ)基于T-D機制的BTI老化模型的建立：假設(shè)：a.晶體管氧化層界面陷阱的數(shù)量服從泊松分布；b.在電子的俘獲釋放過程中，其時間服從對數(shù)均勻分布；c.氧化層界面陷阱的能量服從U形分布；基于以上三個假設(shè)，并且在持續(xù)電壓輸入的條件下，可以得到基于電子T-D機制的MOS晶體管閾值電壓變化ΔVth與器件偏置工作時間之間具有如下對數(shù)關(guān)系：ΔVth＝Φ[A+log(1+C·tstress)](1)其中，tstress為晶體管的偏置工作時間，Φ與氧化層界面態(tài)陷阱的數(shù)量成正比，A、C為常數(shù)，通常A取3.6，C取0.08，在考慮界面態(tài)陷阱能量和費米能級兩個因素后，電荷T-D機制下的MOS晶體管偏置受壓條件下閾值電壓變化表示為：ΔVth=N′(∫EvEcf(ET)dET1+e-(ET-EF)/kT)[A+log(1+C·tstress)]---(2)]]>式中，EF為費米能級，ET是界面態(tài)陷阱的能量，f(Er)是界面態(tài)陷阱能量分布的概率密度函數(shù)，Ec為導帶底，Ev為價帶頂能量,應(yīng)用假設(shè)c的界面態(tài)陷阱能量服從U形分布,則式(2)可以簡化為：ΔVth∝K1·exp(-E0kT)·exp(B·VddkTtox)·[A+log(1+C·tstress)]---(3)]]>式中K1、E0、B為常數(shù)，k為玻爾茲曼常數(shù)，T為溫度，tox為氧化層厚度,由式(3)可知，閾值電壓的變化由工作電壓、受壓時間、溫度以及工藝尺寸等因素所決定；由占空比定義可知：tstress＝α·twork(4)其中α為占空比，twork為晶體管工作時間，假設(shè)工藝尺寸和工作電壓不變，則式(3)可以簡化為：ΔVth∝[A+log(1+C·α·twork)](5)由式(5)可知，晶體管閾值電壓的變化與log(1+C·α·twork)呈線性關(guān)系；(Ⅱ)T-D機制下的電路老化時延模型的建立：組合邏輯電路中門的傳播時延變化Δtp與晶體管閾值電壓的變化呈線性關(guān)系，因此在電荷T-D機制下，Δtp與晶體管輸入信號占空比、晶體管工作時間的關(guān)系可用式(6)表示：Δtp∝log(1+C×α×twork)(6)因此，我們可以進一步將Δtp表示為：Δtp＝m+k×log(1+C×α×twork)(7)為了得到基于電荷T-D機制的BTI老化效應(yīng)引起的門電路時延退化模型，需要求出上式中的參數(shù)m和k的值；(Ⅲ)MatLab仿真實驗：使用反相器、二輸入與門、二輸入或門、二輸入與非門、二輸入或非門為基本邏輯門；設(shè)輸入信號的占空比α＝0.5，采用MatLab仿真工具，對式(7)中的參數(shù)m和k進行擬合；在相同的工藝尺寸下，不同種類門的老化時延不同，設(shè)這5種基本邏輯門對應(yīng)的老化時延分別為Δtp1、Δtp2、Δtp3、Δtp4與Δtp5,則其老化時延公式可描述為：Δtp1＝m1+k1·log(1+C·α·twork)Δtp2＝m2+k2·log(1+C·α·twork)Δtp3＝m3+k3·log(1+C·α·twork)Δtp4＝m4+k4·log(1+C·α·twork)Δtp5＝m5+k5·log(1+C·α·twork)設(shè)65nm工藝尺寸下工作電壓VDD為1.2V，5個基本邏輯門的工作時間均取為1年至6年，即twork為:twork＝[3e76e79e712e715e718e7]其中twork的元素工作時間的單位為秒,其次，根據(jù)twork中給出的工作時間，使用Hspice軟件仿真得出老化時延變化量Δtp，結(jié)果如下所示:Δtp1＝[7.277.317.347.437.457.46]Δtp2＝[25.4525.5725.6525.7125.7625.80]Δtp3＝[27.3227.5327.6727.7727.8627.93]Δtp4＝[17.8217.8717.9117.9417.9717.99]Δtp5＝[19.4719.5719.6319.6819.7319.76]上述老化時延變化量Δtp的單位為皮秒，將所得到的twork和老化時延變化量Δtp使用Matlab程序進行擬合，得出不同單元門的老化時延計算模型中的參數(shù)m與k值；(Ⅳ)T-D機制下的電路老化時延模型的驗證：應(yīng)用Hspice軟件仿真出基本門在老化8-10后的時延變化，再與基于模型的計算值進行比較，工作電壓為1.2V，分別選用在工藝尺寸65nm、45nm和32nm條件下的仿真數(shù)據(jù)和模型計算的數(shù)值相比較。本發(fā)明的有益效果如下：本發(fā)明提出的模型與Hspice仿真得出的結(jié)果有較好的吻合度，驗證了實驗?zāi)Ｐ偷臏蚀_性；通過實驗對電路設(shè)計中關(guān)鍵路徑時序余量設(shè)置進行計算，結(jié)果表明，與傳統(tǒng)的模型比較，基于本文模型計算，在保證同樣電路可靠性的前提下，所需設(shè)置的時序余量較小，可以在一定程度上減小電路抗老化設(shè)計產(chǎn)生的面積開銷。具體實施方式以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。一種基于電荷俘獲-釋放機制的電路PBTI老化建模方法，包括基于T-D機制的BTI老化模型的建立、T-D機制下的電路老化時延模型的建立、MatLab仿真實驗和T-D機制下的電路老化時延模型的驗證步驟，具體步驟如下：(Ⅰ)基于T-D機制的BTI老化模型的建立：假設(shè)：a.晶體管氧化層界面陷阱的數(shù)量服從泊松分布；b.在電子的俘獲釋放過程中，其時間服從對數(shù)均勻分布；c.氧化層界面陷阱的能量服從U形分布；基于以上三個假設(shè)，并且在持續(xù)電壓輸入的條件下，可以得到基于電子T-D機制的MOS晶體管閾值電壓變化ΔVth與器件偏置工作時間之間具有如下對數(shù)關(guān)系：ΔVth＝Φ[A+log(1+C·tstress)](1)其中，tstress為晶體管的偏置工作時間，Φ與氧化層界面態(tài)陷阱的數(shù)量成正比，A、C為常數(shù)，通常A取3.6，C取0.08，在考慮界面態(tài)陷阱能量和費米能級兩個因素后，電荷T-D機制下的MOS晶體管偏置受壓條件下閾值電壓變化表示為：ΔVth-N′(∫EvEcf(ET)dET1+e-(ET-EF)/kT)[A+log(1+C·tstress)]---(2)]]>式中，EF為費米能級，ET是界面態(tài)陷阱的能量，f(Er)是界面態(tài)陷阱能量分布的概率密度函數(shù)，Ec為導帶底，Ev為價帶頂能量,應(yīng)用假設(shè)c的界面態(tài)陷阱能量服從U形分布,則式(2)可以簡化為：ΔVth∝K1·exp(-E0kT)·exp(B·VddkTtox)·[A+log(1+C·tstress)]---(3)]]>式中K1、E0、B為常數(shù)，k為玻爾茲曼常數(shù)，T為溫度，tox為氧化層厚度,由式(3)可知，閾值電壓的變化由工作電壓、受壓時間、溫度以及工藝尺寸等因素所決定；由占空比定義可知：tstress＝α·twork(4)其中α為占空比，twork為晶體管工作時間，假設(shè)工藝尺寸和工作電壓不變，則式(3)可以簡化為：ΔVth∝[A+log(1+C·α·twork)](5)由式(5)可知，晶體管閾值電壓的變化與log(1+C·α·twork)線性關(guān)系；(Ⅱ)T-D機制下的電路老化時延模型的建立：組合邏輯電路中門的傳播時延變化Δtp與晶體管閾值電壓的變化呈線性關(guān)系，因此在電荷T-D機制下，Δtp與晶體管輸入信號占空比、晶體管工作時間的關(guān)系可用式(6)表示：Δtp∝log(1+C×α×twork)(6)因此，我們可以進一步將Δtp表示為：Δtp＝m+k×log(1+C×α×twork)(7)為了得到基于電荷T-D機制的BTI老化效應(yīng)引起的門電路時延退化模型，需要求出上式中的參數(shù)m和k的值；(Ⅲ)MatLab仿真實驗：使用反相器、二輸入與門、二輸入或門、二輸入與非門、二輸入或非門為基本邏輯門；設(shè)輸入信號的占空比α＝0.5，采用MatLab仿真工具，對式(7)中的參數(shù)m和k進行擬合；在相同的工藝尺寸下，不同種類門的老化時延不同，設(shè)這5種基本邏輯門對應(yīng)的老化時延分別為Δtp1、Δtp2、Δtp3、Δtp4與Δtp5,則其老化時延公式可描述為：Δtp1＝m1+k1·log(1+C·α·twork)Δtp2＝m2+k2·log(1+C·α·twork)Δtp3＝m3+k3·log(1+C·α·twork)Δtp4＝m4+k4·log(1+C·α·twork)Δtp5＝m5+k5·log(1+C·α·twork)設(shè)65nm工藝尺寸下工作電壓VDD為1.2V，5個基本邏輯門的工作時間均取為1年至6年，即twork為:twork＝[3e76e79e712e715e718e7]其中twork的元素工作時間的單位為秒,其次，根據(jù)twork中給出的工作時間，使用Hspice軟件仿真得出老化時延變化量Δtp，結(jié)果如下所示:Δtp1＝[7.277.317.347.437.457.46]Δtp2＝[25.4525.5725.6525.7125.7625.80]Δtp3＝[27.3227.5327.6727.7727.8627.93]Δtp4＝[17.8217.8717.9117.9417.9717.99]Δtp5＝[19.4719.5719.6319.6819.7319.76]上述老化時延變化量Δtp的單位為皮秒，將所得到的twork和老化時延變化量Δtp使用Matlab程序進行擬合，得出不同單元門的老化時延計算模型中的參數(shù)m與k值；如下表1所示為65nm工藝下老化時延變化模型中的m、k的參數(shù)；基本門單元mkINV5.640.292-AND22.800.492-OR22.740.832-NAND16.570.262-NOR17.190.42表1(Ⅳ)T-D機制下的電路老化時延模型的驗證：應(yīng)用Hspice軟件仿真出基本門在老化8-10后的時延變化，再與基于模型的計算值進行比較，工作電壓為1.2V，分別選用在工藝尺寸65nm、45nm和32nm條件下的仿真數(shù)據(jù)和模型計算的數(shù)值相比較；具體實驗數(shù)值如下表所示，表2為65nm工藝下不同模型計算的單元電路8-10年老化時延及其與Hspice仿真結(jié)果之間的誤差；表3為45nm工藝下不同模型計算的單元電路8-10年老化時延及其與Hspice仿真結(jié)果之間的誤差；表4為32nm工藝下不同模型計算的單元電路8-10年老化時延及其與Hspice仿真結(jié)果之間的誤差；表2表3表4工作電壓為1.2V，表2、3、4所示分別為工藝尺寸65nm、45nm和32nm條件下的仿真、模型計算及其比較結(jié)果。其中tHSP為Hspice仿真結(jié)果，tT-D為本文模型計算結(jié)果，tR-D為傳統(tǒng)R-D模型計算值，r％和m％分別為T-D模型計算值和R-D模型計算值與Hspice仿真實驗值之間的誤差。實驗結(jié)果表明，相比于傳統(tǒng)的R-D模型，基于本文模型的計算結(jié)果與Hspice仿真結(jié)果吻合更好，5個單元門在8～10年工作預測時間之內(nèi)，最大老化時延退化誤差為3.05％，最小為1.14％，平均誤差約2％。(Ⅴ)模型對電路時序余量的影響將T-D老化時延模型用于計算電路設(shè)計需要設(shè)定的時序余量，與基于R-D模型計算出需要的時序余量進行對比分析，數(shù)據(jù)結(jié)果如下表5和表6示；表5表6設(shè)每個門的信號占空比平均為0.5，關(guān)鍵路徑時延等于每個門時延的累加，R-D模型的時間指數(shù)n值分別取為0.16與0.25，實驗結(jié)果如表5與表6所示；由表5與表6中結(jié)果數(shù)據(jù)可以看出，針對實驗選取的三條關(guān)鍵路徑，基于本文所提出的T-D模型計算電路PBTI效應(yīng)老化引起的時延退化，在電路設(shè)計中需要設(shè)置的時序余量，要小于基于R-D模型計算所需要的設(shè)計時序余量；這意味著應(yīng)用本文的時延模型來預測電路老化時延退化，可以減小設(shè)計階段時序余量設(shè)置所需要的電路面積開銷。本發(fā)明提出的模型與Hspice仿真得出的結(jié)果有較好的吻合度，驗證了實驗?zāi)Ｐ偷臏蚀_性；通過實驗對電路設(shè)計中關(guān)鍵路徑時序余量設(shè)置進行計算，結(jié)果表明，與傳統(tǒng)的模型比較，基于本文模型計算，在保證同樣電路可靠性的前提下，所需設(shè)置的時序余量較小，可以在一定程度上減小電路抗老化設(shè)計產(chǎn)生的面積開銷。上述實施例只是本發(fā)明的較佳實施例，并不是對本發(fā)明技術(shù)方案的限制，只要是不經(jīng)過創(chuàng)造性勞動即可在上述實施例的基礎(chǔ)上實現(xiàn)的技術(shù)方案，均應(yīng)視為落入本發(fā)明專利的權(quán)利保護范圍內(nèi)。當前第1頁1 2 3