本發(fā)明涉及微電子領(lǐng)域中的集成電路設(shè)計(jì)技術(shù)領(lǐng)域，特別是一種精確的塊進(jìn)位鏈的時(shí)序分析方法。

背景技術(shù)：

現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(fieldprogrammablegatearray,fpga)是一種具有豐富硬件資源、強(qiáng)大并行處理能力和靈活可重配置能力的邏輯器件。這些特征使得fpga在數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等很多領(lǐng)域得到了越來(lái)越多的廣泛應(yīng)用。

fpga的設(shè)計(jì)流程包括：設(shè)計(jì)輸入、調(diào)試、功能仿真、綜合、布局布線、時(shí)序仿真、配置下載等步驟。其中布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到fpga內(nèi)部的物理位置，往往需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。布線是根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用自動(dòng)布線軟件，使用布線資源選擇時(shí)序最短路徑，試著完成所有的邏輯連接。

目前，在布線的過(guò)程中需要建立時(shí)序模型，然后進(jìn)行時(shí)序分析找到關(guān)鍵路徑，也就是最長(zhǎng)路徑，進(jìn)而給時(shí)序驅(qū)動(dòng)布線器指出正確的優(yōu)化方向。

現(xiàn)有技術(shù)的時(shí)序模型是以基本邏輯單元，比如加法器等，建立起來(lái)；并將每一個(gè)時(shí)序模型的延遲累加得到最長(zhǎng)路徑，然后對(duì)最長(zhǎng)路徑進(jìn)行優(yōu)化。

目前工業(yè)界還沒(méi)有找出可以進(jìn)行更加精確的時(shí)序分析的方法。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是針對(duì)現(xiàn)有技術(shù)的缺陷，提供了一種精確的塊進(jìn)位鏈的時(shí)序分析方法，能夠?qū)pga中跳躍進(jìn)位加法器的進(jìn)位鏈以及整個(gè)芯片設(shè)計(jì)給出精確的時(shí)序分析，能夠考慮到跳躍進(jìn)位加法器中進(jìn)位邏輯的時(shí)序功能。本發(fā)明在進(jìn)行時(shí)序分析時(shí)，將一個(gè)plb里的整個(gè)進(jìn)位鏈及跳躍邏輯作為一個(gè)整體進(jìn)行分析，可以獲得準(zhǔn)確完整的時(shí)序信息，給時(shí)序驅(qū) 動(dòng)布線器指出正確的優(yōu)化方向。

本發(fā)明提供一種精確的塊進(jìn)位鏈的時(shí)序分析方法，所述方法包括：將fpga芯片布局后的原始層面中進(jìn)位鏈及跳躍邏輯進(jìn)行打包，構(gòu)成塊進(jìn)位鏈；以所述塊進(jìn)位鏈作為基本單元構(gòu)建時(shí)序模型，并使用所述時(shí)序模型進(jìn)行時(shí)序分析；將所述進(jìn)行時(shí)序分析后的塊進(jìn)位鏈展開(kāi)成所述原始層面，然后在所述原始層面進(jìn)行布線。

優(yōu)選地，fpga芯片的所述原始層面和所述時(shí)序模型靈活切換，來(lái)分別完成所述fpga芯片的進(jìn)位鏈時(shí)序分析和布線流程。

優(yōu)選地，在fpga芯片中可編程邏輯塊plb內(nèi)，將進(jìn)位鏈以及跳躍邏輯進(jìn)行打包，簡(jiǎn)化時(shí)序模型，然后以所述塊進(jìn)位鏈為整體構(gòu)建時(shí)序模型。

優(yōu)選地，在fpga芯片中，上下相鄰的可編程邏輯塊plb，將可編程邏輯塊plb的跳躍輸入邏輯和與所述跳躍輸入邏輯相鄰的跳躍輸出邏輯，以及所述跳躍輸出邏輯所在的可編程邏輯塊plb內(nèi)的進(jìn)位鏈進(jìn)行打包，減少塊進(jìn)位鏈的端口數(shù)量，然后以所述塊進(jìn)位鏈為整體構(gòu)建時(shí)序模型。

優(yōu)選地，將所述塊進(jìn)位鏈為整體構(gòu)建成時(shí)序模型后，進(jìn)行時(shí)序分析，進(jìn)而找出關(guān)鍵路徑。

本發(fā)明將芯片中，plb的進(jìn)位鏈及跳躍邏輯進(jìn)行打包，并對(duì)塊進(jìn)位鏈進(jìn)行整體建模，能夠充分的考慮到跳躍進(jìn)位加法器中進(jìn)位邏輯的時(shí)序功能，對(duì)整個(gè)設(shè)計(jì)給出精確的時(shí)序分析。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實(shí)施例提供的一種精確的塊進(jìn)位鏈的時(shí)序分析方法流程示意圖；

圖2為本發(fā)明實(shí)施例提供的一種fpga芯片中可編程邏輯塊plb的示意圖；

圖3為本發(fā)明實(shí)施例提供的一種在plb內(nèi)將進(jìn)位鏈和跳躍邏輯打包的示意圖；

圖4a為本發(fā)明實(shí)施例提供的一種上下相鄰的plb間將進(jìn)位鏈和跳躍邏輯打包的示意圖；

圖4b為本發(fā)明實(shí)施例提供的一種上下相鄰的plb間進(jìn)位鏈和跳躍邏輯打包后的示意圖；

圖5為本發(fā)明實(shí)施例提供的一種以塊進(jìn)位鏈為基本單元建立的時(shí)序模型示意圖。

具體實(shí)施方式

為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。

本發(fā)明實(shí)施例在進(jìn)行時(shí)序分析時(shí)，將一個(gè)plb里的整個(gè)進(jìn)位鏈及跳躍邏輯作為一個(gè)整體進(jìn)行分析，可以獲得準(zhǔn)確完整的時(shí)序信息，給時(shí)序驅(qū)動(dòng)布線器指出正確的優(yōu)化方向。

圖1為本發(fā)明實(shí)施例提供的一種精確的塊進(jìn)位鏈的時(shí)序分析方法流程示意圖。如圖1所示，一種精確的塊進(jìn)位鏈的時(shí)序分析方法包括步驟s101-s103：

步驟s101：將fpga芯片布局后的原始層面中進(jìn)位鏈及跳躍邏輯進(jìn)行打包，構(gòu)成塊進(jìn)位鏈；

具體地，做為本發(fā)明實(shí)施例的一種優(yōu)選方式，在fpga芯片中可編程邏輯塊plb內(nèi)，將進(jìn)位鏈以及跳躍邏輯進(jìn)行打包，然后以所述塊進(jìn)位鏈為整體構(gòu)建時(shí)序模型。

需要說(shuō)明的是，fpga芯片布局后的原始層面是指fpga芯片布局后，以查找表、寄存器以及加法器構(gòu)成的基本邏輯單元；和各基本邏輯單元的端口信息以及連線信息；也就是fpga芯片布局后的網(wǎng)表信息。

下面以圖2為例進(jìn)行說(shuō)明，圖2為本發(fā)明實(shí)施例提供的一種fpga芯片中可編程邏輯塊plb的示意圖。cme-c1型號(hào)fpga芯片中分為可編程邏輯模塊plb(programmablelogicblock)和帶本地存儲(chǔ)器的可編程邏輯模塊plbr(programmablelogicblocklocalmemorylram)。

圖中有8個(gè)加法器，分別為s0、s1、s2、s3、s4、s5、s6、s7；進(jìn)位鏈的跳躍邏輯包括一個(gè)跳躍輸入邏輯carry_skip_in，一個(gè)跳躍輸出邏輯carry_skip_out。 圖中并沒(méi)有將加法器構(gòu)成的進(jìn)位鏈和跳躍邏輯進(jìn)行打包；在進(jìn)行時(shí)序分析時(shí)，以單個(gè)的加法器為單位進(jìn)行時(shí)序分析，然后將進(jìn)行時(shí)序分析后的加法器進(jìn)行布線。

以圖2為例，將圖2中的加法器和跳躍邏輯進(jìn)行打包。圖3為本發(fā)明實(shí)施例提供的一種在plb內(nèi)將進(jìn)位鏈和跳躍邏輯打包的示意圖。

如圖3所示，打包之后，塊進(jìn)位鏈做為時(shí)序模型分析的基本單位，然后對(duì)整個(gè)網(wǎng)表進(jìn)行時(shí)序分析。在進(jìn)行時(shí)序分析時(shí)，分析出塊進(jìn)位鏈的每一條可能的時(shí)序路徑，以及時(shí)序路徑所對(duì)應(yīng)的真實(shí)的延遲，得到最長(zhǎng)的路徑所對(duì)應(yīng)的最大延遲，也就是得到關(guān)鍵路徑的延遲。由于使用了復(fù)雜的跳躍邏輯，可以保證得到的最長(zhǎng)路徑延遲優(yōu)于，現(xiàn)有技術(shù)中以加法器為基本單元進(jìn)行時(shí)序分析的得到進(jìn)位鏈延遲的累加。

也就是說(shuō)，對(duì)塊進(jìn)位鏈進(jìn)行時(shí)序分析后得到的關(guān)鍵路徑更為精確；故，根據(jù)關(guān)鍵路徑算出的延時(shí)也更為準(zhǔn)確，給時(shí)序驅(qū)動(dòng)布線器指出更為準(zhǔn)確的優(yōu)化方向。

具體地，作為本發(fā)明實(shí)施例的另一種可能是實(shí)現(xiàn)的方式，在fpga芯片中，上下相鄰的可編程邏輯塊plb，將可編程邏輯塊plb的跳躍輸入邏輯和與所述跳躍輸入邏輯相鄰的跳躍輸出邏輯，以及所述跳躍輸出邏輯所在的可編程邏輯塊plb內(nèi)的進(jìn)位鏈進(jìn)行打包，然后以所述塊進(jìn)位鏈為整體構(gòu)建時(shí)序模型。

下面以圖4進(jìn)行說(shuō)明，圖4a為本發(fā)明實(shí)施例提供的一種上下相鄰的plb間將進(jìn)位鏈和跳躍邏輯打包的示意圖。如圖所示，將位于圖中下方plb的進(jìn)位鏈和跳躍輸出邏輯以及位于圖中上方的plb中的跳躍輸入邏輯進(jìn)行打包。塊進(jìn)位鏈與上述實(shí)施例中的作用相同，在此不再贅述。

需要說(shuō)明的是，將相鄰的plb中進(jìn)位鏈以及跳躍邏輯進(jìn)行打包后，整個(gè)塊進(jìn)位鏈為基本單元建立時(shí)序模型；此時(shí)的基本單元中的輸出輸入端口數(shù)相對(duì)于上述實(shí)施例中大為減少。以此建立時(shí)序模型后，芯片中最終形成了以塊進(jìn)位鏈為基本單元的時(shí)序模型，由于輸入輸出的端口數(shù)減少，在進(jìn)行時(shí)序分析時(shí)，所得到的最長(zhǎng)路徑更為簡(jiǎn)便。

下面對(duì)此進(jìn)行說(shuō)明，塊進(jìn)位鏈如圖4所示，圖4b為本發(fā)明實(shí)施例提供的一種上下相鄰的plb間進(jìn)位鏈和跳躍邏輯打包后的示意圖。在圖3中位于下方的跳躍輸入邏輯的位置增加了一個(gè)2選1的多路復(fù)用器mux，一端接收進(jìn)位輸入信號(hào)，一端接收信號(hào)co_alt；并輸出信號(hào)到加法器c0的進(jìn)位輸入端口。

步驟s102：以所述塊進(jìn)位鏈作為基本單元構(gòu)建時(shí)序模型，并使用所述時(shí)序模型進(jìn)行時(shí)序分析；

具體地，將所述塊進(jìn)位鏈為整體構(gòu)建成時(shí)序模型后，使用該時(shí)序模型進(jìn)行時(shí)序分析，進(jìn)而找出關(guān)鍵路徑。

以圖5進(jìn)行說(shuō)明，圖5為本發(fā)明實(shí)施例提供的一種以塊進(jìn)位鏈為基本單元建立的時(shí)序模型示意圖。圖中所示，基本單元在進(jìn)行時(shí)序分析時(shí)，在進(jìn)行時(shí)序分析時(shí)，能夠更加精確的得到關(guān)鍵路徑。同時(shí)減少了時(shí)序模型的端口數(shù)，簡(jiǎn)化了時(shí)序模型。

步驟s103：將所述進(jìn)行時(shí)序分析后的塊進(jìn)位鏈展開(kāi)成所述原始層面，然后在所述原始層面進(jìn)行布線。

具體地，fpga芯片的所述原始層面和所述時(shí)序模型靈活切換，來(lái)分別完成所述fpga芯片的進(jìn)位鏈時(shí)序分析和布線流程。

芯片中對(duì)塊進(jìn)位鏈進(jìn)行時(shí)序分析，找到關(guān)鍵路徑后，然后對(duì)關(guān)鍵路徑優(yōu)化；在這樣的流程中，原始層面的加法器和時(shí)序模型可以靈活切換。以塊加法鏈建立時(shí)序模型，由此便形成了包含塊加法鏈的網(wǎng)表，進(jìn)行時(shí)序分析后將輸出的結(jié)果反標(biāo)到原始的網(wǎng)表中去，完成時(shí)序驅(qū)動(dòng)的布線流程。

本發(fā)明將芯片中，plb的進(jìn)位鏈及跳躍邏輯進(jìn)行打包構(gòu)成塊進(jìn)位鏈，并對(duì)塊進(jìn)位鏈進(jìn)行整體建模，能夠充分的考慮到跳躍進(jìn)位加法器中跳躍邏輯的時(shí)序功能，對(duì)整個(gè)設(shè)計(jì)給出精確的時(shí)序分析。

專業(yè)人員應(yīng)該還可以進(jìn)一步意識(shí)到，結(jié)合本文中所公開(kāi)的實(shí)施例描述的各示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來(lái)實(shí)現(xiàn)，為了清楚地說(shuō)明硬件和軟件的可互換性，在上述說(shuō)明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來(lái)執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對(duì)每個(gè)特定的應(yīng)用來(lái)使用不同方法來(lái)實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。

結(jié)合本文中所公開(kāi)的實(shí)施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來(lái)實(shí)施。軟件模塊可以置于隨機(jī)存儲(chǔ)器(ram)、內(nèi)存、只讀存儲(chǔ)器(rom)、電可編程rom、電可擦除可編程rom、寄存器、硬盤(pán)、可移動(dòng)磁盤(pán)、cd-rom、 或技術(shù)領(lǐng)域內(nèi)所公知的任意其它形式的存儲(chǔ)介質(zhì)中。

以上所述的具體實(shí)施方式，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。