本發(fā)明屬于電子控制領(lǐng)域，具體涉及一種DSP與FPGA統(tǒng)一啟動架構(gòu)。

背景技術(shù)：

目前世界上具有嵌入式功能特點的處理器已經(jīng)超過1000種，流行體系結(jié)構(gòu)包括MCU，MPU等30多個系列。鑒于嵌入式系統(tǒng)廣闊的發(fā)展前景，很多半導體制造商都大規(guī)模生產(chǎn)嵌入式處理器，并且公司自主設(shè)計處理器也已經(jīng)成為了未來嵌入式領(lǐng)域的一大趨勢，其中從單片機、DSP到FPGA有著各式各樣的品種，速度越來越快，性能越來越強，價格也越來越低。

DSP處理器是專門用于信號處理方面的處理器，其在系統(tǒng)結(jié)構(gòu)和指令算法方面進行了特殊設(shè)計，具有很高的編譯效率和指令的執(zhí)行速度。在數(shù)字濾波、FFT、譜分析等各種儀器上DSP獲得了大規(guī)模的應用。而DSP的理論算法在70年代就已經(jīng)出現(xiàn)，但是由于專門的DSP處理器還未出現(xiàn)，所以這種理論算法只能通過MPU等由分立元件實現(xiàn)。MPU較低的處理速度無法滿足DSP的算法要求，其應用領(lǐng)域僅僅局限于一些尖端的高科技領(lǐng)域。隨著大規(guī)模集成電路技術(shù)發(fā)展，1982年世界上誕生了首枚DSP芯片。其運算速度比MPU快了幾十倍，在語音合成和編碼解碼器中得到了廣泛應用。至80年代中期，隨著CMOS技術(shù)的進步與發(fā)展，第二代基于CMOS工藝的DSP芯片應運而生，其存儲容量和運算速度都得到成倍提高，成為語音處理、圖像硬件處理技術(shù)的基礎(chǔ)。到80年代后期，DSP的運算速度進一步提高，應用領(lǐng)域也從上述范圍擴大到了通信和計算機方面。90年代后，DSP發(fā)展到了第五代產(chǎn)品，集成度更高，使用范圍也更加廣闊。

目前DSP+FPGA架構(gòu)的嵌入式處理系統(tǒng)越來越多的被采用。其中DSP和FPGA上電都需要從外部Flash加載程序（除非片子帶有內(nèi)置Flash）。目前較普遍的做法是為DSP和FPGA分別掛載一個Flash，這樣既占用空間，又增加了硬件成本。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的是克服現(xiàn)有技術(shù)的上述缺點，提供一種DSP與FPGA統(tǒng)一啟動架構(gòu)。

為了實現(xiàn)上述目的，本發(fā)明所采用的技術(shù)方案是：一種DSP與FPGA統(tǒng)一啟動架構(gòu)，包括Flash、DSP、FPGA；其中，所述Flash與DSP相連接；所述DSP與FPGA相連；所述Flash包括DSP代碼塊和FPGA代碼塊，DSP代碼塊負責啟動DSP，F(xiàn)PGA代碼塊負責在DSP啟動后配置FPGA進行啟動。

上述一種DSP與FPGA統(tǒng)一啟動架構(gòu)，所述FPGA的啟動方式是主/從方式和并/串的組合。

上述一種DSP與FPGA統(tǒng)一啟動架構(gòu)，所述DSP代碼塊和FPGA代碼塊依次通過DSP固化到Flash中。

上述一種DSP與FPGA統(tǒng)一啟動架構(gòu)，所述FPGA的DATA總線與DSP的EMIF總線連接。

上述一種DSP與FPGA統(tǒng)一啟動架構(gòu)，所述DSP的GPIO管腳控制配置時鐘信號和其他信號。

本發(fā)明的有益效果：本發(fā)明改變以往的做法，僅采用一片F(xiàn)lash來啟動DSP和FPGA，顯著減小了電路板的尺寸，這在對產(chǎn)品尺寸要求較為苛刻的場合尤為適用；另外也減少了芯片數(shù)量，降低硬件設(shè)計復雜度，從而也節(jié)約了成本。

附圖說明

下面通過附圖并結(jié)合實施例具體描述本發(fā)明，本發(fā)明的優(yōu)點和實現(xiàn)方式將會更加明顯，其中附圖所示內(nèi)容僅用于對本發(fā)明的解釋說明，而不構(gòu)成對本發(fā)明的任何意義上的限制。

圖1是本發(fā)明一種DSP與FPGA統(tǒng)一啟動架構(gòu)的結(jié)構(gòu)示意圖；

圖2是FPGA從并方式啟動時序圖；

附圖標記說明：1、Flash；2、DSP；3、FPGA 。

具體實施方式

下面對本發(fā)明的實施例作詳細說明：本實施例在以本發(fā)明技術(shù)方案為前提下進行實施，給出了詳細的實施方式和具體的操作過程。應當指出的是，對本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變型和改進，這些都屬于本發(fā)明保護范圍。

如圖1所示，一種DSP與FPGA統(tǒng)一啟動架構(gòu)，包括Flash 1、DSP 2、FPGA 3；其中，所述Flash 1與DSP 2相連接；所述DSP 2與FPGA 3相連；所述Flash 1包括DSP代碼塊和FPGA代碼塊，DSP代碼塊負責啟動DSP 2，F(xiàn)PGA代碼塊負責在DSP 2啟動后配置FPGA 3進行啟動。

如圖2所示，其中PROGRAM為配置邏輯異步復位引腳，INIT為復位狀態(tài)指示信號，CCLK為配置時鐘，CS和RDWR分別為寫數(shù)據(jù)片選及讀寫信號，DATA為8位配置數(shù)據(jù)總線，BUSY為寫狀態(tài)指示信號，DONE為配置狀態(tài)指示信號。主要配置過程為PROGRAM信號拉低后根據(jù)各狀態(tài)信號的狀態(tài)在CCLK的上升沿將配置數(shù)據(jù)DATA寫入FPGA，配置完成后DONE被置高。

進一步地，本發(fā)明的關(guān)鍵點在于DSP 2對FPGA 3的配置，所述FPGA 3的啟動方式是主/從方式和并/串的組合，而由DSP 2給FPGA 3進行配置屬于從模式。

進一步地，所述DSP代碼塊和FPGA代碼塊依次通過DSP 2固化到Flash 1中。

進一步地，所述FPGA 3的DATA總線與DSP 2的EMIF總線連接。

進一步地，所述DSP 2的GPIO管腳控制配置時鐘信號和其他信號。

本發(fā)明的工作原理：

要完成本發(fā)明的啟動，最后是要將啟動的代碼固化到Flash 1中。這個工作由DSP 2來完成，首先固化DSP 2的程序，在其后緊接著固化FPGA 3的程序。這樣DSP 2首先啟動后再配置FPGA 3啟動，之后系統(tǒng)開始運轉(zhuǎn)。其中，F(xiàn)PGA 3的啟動要依賴于DSP 2的啟動。

以上所述為本發(fā)明的優(yōu)選應用范例，并非對本發(fā)明的限制，凡是根據(jù)本發(fā)明技術(shù)要點做出的簡單修改、結(jié)構(gòu)更改變化均屬于本發(fā)明的保護范圍之內(nèi)。