算術(shù)處理裝置制造方法
【專利摘要】公開了一種算術(shù)處理裝置，該算術(shù)處理裝置包括：算術(shù)單元，配置成執(zhí)行算術(shù)運(yùn)算；以及流引擎，該配置成執(zhí)行流處理，其中，算術(shù)單元的數(shù)據(jù)總線和流引擎的數(shù)據(jù)總線彼此緊耦合。
【專利說明】算術(shù)處理裝置

【技術(shù)領(lǐng)域】
[0001] 在本文中所討論的實(shí)施例涉及一種算術(shù)處理裝置。

【背景技術(shù)】
[0002] 近年，隨著諸如智能手機(jī)和平板型電腦的便攜式終端的通信量的增長，更高速的 無線通信系統(tǒng)引起了注意。作為這樣的高速無線通信系統(tǒng)，例如長期演進(jìn)（LTE)得到廣泛 使用，并且對作為更高性能下一代移動通信系統(tǒng)的LTE Advanced (長期演進(jìn)升級版）進(jìn)行 了標(biāo)準(zhǔn)化，以及針對實(shí)際使用提出了各種提議。
[0003] 例如，當(dāng)采用LTE Advanced時(shí)，作為無線通信基帶處理，要進(jìn)行大量的矩陣算術(shù)運(yùn) 算處理。
[0004] 這不僅限于LTE Advanced，而且對于包括微波接入全球互通2 (WiMAX2)和當(dāng)前所 使用的系統(tǒng)的各種無線通信系統(tǒng)(標(biāo)準(zhǔn)）也是如此。
[0005] 通常，在無線通信基帶處理中，進(jìn)行與通信速度的增長成正比的大量的矩陣算術(shù) 運(yùn)算。例如，在LTE Advanced中，矩陣算術(shù)運(yùn)算占整個(gè)算術(shù)運(yùn)算的很大量。
[0006] 為了以高速執(zhí)行矩陣算術(shù)運(yùn)算處理(流處理（stream processing)的一種)，如下 配置是適合的：在該配置中，串聯(lián)連接其中存儲有矩陣數(shù)據(jù)的存儲器與算術(shù)單元；以及流 引擎對從存儲器所讀出的數(shù)據(jù)進(jìn)行矩陣算術(shù)運(yùn)算并且將算術(shù)運(yùn)算結(jié)果寫出到存儲器。
[0007] 相應(yīng)地，例如，為通用處理器的基本處理器與具有流引擎的協(xié)處理器的組合被提 議作為用于進(jìn)行LTE Advanced中的無線通信基帶處理的算術(shù)處理裝置(算術(shù)處理系統(tǒng))。
[0008] 此前，作為由基本處理器與具有流引擎的協(xié)處理器的組合所實(shí)現(xiàn)的算術(shù)處理系 統(tǒng)，提議了各種系統(tǒng)。
[0009] 現(xiàn)有技術(shù)的示例包括在日本公開專利公布第2011-197774號和日本公開專利公 布第08-069377號中所公開的技術(shù)。
[0010] 在這樣的算術(shù)處理系統(tǒng)中，例如，當(dāng)執(zhí)行為協(xié)處理器指令的流指令時(shí)，基本處理器 通過握手進(jìn)行協(xié)處理器的狀態(tài)監(jiān)視、數(shù)據(jù)傳輸、執(zhí)行的控制等。因此，發(fā)生開銷。此開銷被 稱為例如"通信周期開銷"。
[0011] 另外，例如，在當(dāng)協(xié)處理器中的流引擎正在執(zhí)行流處理時(shí)發(fā)生了中斷的情況下，在 進(jìn)行等待直到流處理的執(zhí)行完成為止之后進(jìn)行中斷處理。
[0012] 即，在中斷發(fā)生期間協(xié)處理器處于忙狀態(tài)的情況下，基本處理器進(jìn)行等待直到協(xié) 處理器進(jìn)入空閑狀態(tài)為止。這進(jìn)一步增加了通信周期開銷。


【發(fā)明內(nèi)容】

[0013] 根據(jù)本發(fā)明的一個(gè)方面，算術(shù)處理裝置包括：算術(shù)單元，配置成執(zhí)行算術(shù)運(yùn)算；以 及流引擎，配置成執(zhí)行流處理，其中，算術(shù)單元的數(shù)據(jù)總線與流引擎的數(shù)據(jù)總線彼此緊耦合 (tightly coupled)。
[0014] 將借助于在權(quán)利要求中具體地指出的元件和組合來實(shí)現(xiàn)并且獲得本發(fā)明的目的 和優(yōu)點(diǎn)。
[0015] 將理解，如所要求保護(hù)的，前述的一般描述和下面的詳細(xì)描述兩者均是示例性的 和說明性的，并且不是對本發(fā)明的限制。

【專利附圖】

【附圖說明】
[0016] 圖1是示出了算術(shù)處理裝置的示例的框圖；
[0017] 圖2是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置的示例的框圖；
[0018] 圖3是示出了由根據(jù)本實(shí)施例的算術(shù)處理裝置所進(jìn)行的操作的框圖；
[0019] 圖4是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的流引擎的停止操作的框圖；
[0020] 圖5A和圖5B是示出了由參照圖4所描述的流引擎的停止操作所產(chǎn)生的優(yōu)點(diǎn)的示 例的圖；
[0021] 圖6是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的讀出電路的操作的示例的圖；
[0022] 圖7是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的讀出電路的操作的另一示例的 圖；
[0023] 圖8是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的執(zhí)行電路的操作的示例的圖；
[0024] 圖9是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的執(zhí)行電路的操作的另一示例的 圖；
[0025] 圖10是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的寫入電路的操作的示例的圖；
[0026] 圖11是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的寫入電路的操作的另一示例的 圖；
[0027] 圖12是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的參數(shù)信息的示例的圖；
[0028] 圖13是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的單步指令（step instruction) 的圖(第1部分）；
[0029] 圖14A至圖14C是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的單步指令的圖（第2 部分）；
[0030] 圖15是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的單步指令的修改例的圖；
[0031] 圖16是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的微指令的圖(第1部分）；
[0032] 圖17A至圖17C是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的微指令的圖(第2部 分）；
[0033] 圖18A至圖18C是示出了依照根據(jù)本實(shí)施例的算術(shù)處理裝置中的微指令的存取控 制的圖；
[0034] 圖19示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的微指令被嵌入到VLIW指令中的狀 態(tài)；
[0035] 圖20A至圖20C是示出了根據(jù)圖19所示的VLIW指令的前序處理的圖；以及
[0036] 圖21A至圖21C是示出了根據(jù)圖19所示的VLIW指令的收尾處理的圖。

【具體實(shí)施方式】
[0037] 首先，在詳細(xì)地描述算術(shù)處理裝置的實(shí)施例之前，將參照圖1描述算術(shù)處理裝置 的示例以及其問題。
[0038] 圖1是示出了算術(shù)處理裝置的示例的框圖。所示的算術(shù)處理裝置(算術(shù)處理系統(tǒng)） 是為通用處理器的基本處理器與具有流引擎的協(xié)處理器的組合。
[0039] 在圖1中，附圖標(biāo)記ID指示指令解釋（Instruction Decode(指令解碼))級，IF指 示指令讀出（Instruction Fetch (指令取出））級，以及RR/II指示指令發(fā)出（Instruction Issue (指令發(fā)出））級和寄存器讀出（Register Read (寄存器讀出））級。
[0040] 附圖標(biāo)記EX指示執(zhí)行（Execution(執(zhí)行））級，MA指示存儲器存?。∕emory Access (存儲器存取)）級，以及RW指示寄存器寫入（Register Write (寄存器寫入)）級。例如，圖 1所示的算術(shù)處理系統(tǒng)具有為通用處理器的基本處理器1〇〇和包括流引擎200的協(xié)處理器 300。
[0041] 在基本處理器100中，在IF級中，指令取出單元101從指令存儲器108取出（讀出） 指令；在ID級中，指令解碼單元102接收由指令取出單元101所讀出的指令并且對指令進(jìn) 行解碼(解釋)。
[0042] 在RR/II級中，寄存器讀出單元103進(jìn)行寄存器110的讀出，并且指令發(fā)出單元 104將由指令解碼單元102所解釋的指令發(fā)出到算術(shù)單元105。
[0043] 在EX級中，算術(shù)單元105根據(jù)由指令發(fā)出單元104所發(fā)出的指令執(zhí)行算術(shù)運(yùn)算； 在MA級中，存儲器存取單元106對存儲器(數(shù)據(jù)存儲器）109進(jìn)行存取，其涉及加載(讀出） 或存儲(寫入)。
[0044] 在RW級中，寄存器寫入單元107將由算術(shù)單元105所獲得的算術(shù)運(yùn)算結(jié)果或從數(shù) 據(jù)存儲器109所加載的數(shù)據(jù)寫入到寄存器110。
[0045] 如由圖1中的附圖標(biāo)記P100所指示地，基本處理器100適于進(jìn)行管道執(zhí)行 (pipeline execution),其將寄存器110與存儲器109之間或寄存器110與算術(shù)單元105 之間的處理作為根據(jù)單個(gè)指令的處理。
[0046] 在協(xié)處理器300中，在IF級中，指令取出單元301從指令存儲器108讀出指令；在 ID級中，指令解碼單元302讀出并且解釋由指令取出單元301所讀出的指令。
[0047] 在RR/II級中，寄存器讀出單元303進(jìn)行寄存器310的讀出，并且指令發(fā)出單元 304將由指令解碼單元302所解釋的指令發(fā)出到流引擎200。流引擎200包括算術(shù)單元205 和存儲器存取單元206,存儲器存取單元206對數(shù)據(jù)存儲器400進(jìn)行存取，其涉及加載或存 儲。
[0048] 如由圖1中的附圖標(biāo)記P200所指示地，從指令發(fā)出單元304到流引擎200的指令 是流指令。當(dāng)發(fā)出一個(gè)流指令時(shí)，進(jìn)行管道執(zhí)行直到存儲器400與算術(shù)單元205之間的流 處理的一個(gè)序列完成為止。
[0049] S卩，在EX和MA級中，流引擎200中的算術(shù)單元205和存儲器存取單元206依照從 指令發(fā)出單元304所發(fā)出的流指令進(jìn)行處理直到流處理完成為止。在RW級中，寄存器寫入 單元307將經(jīng)受了由流引擎200進(jìn)行的流處理的數(shù)據(jù)(算術(shù)運(yùn)算結(jié)果）寫入到寄存器310。
[0050] 在這種情況下，在圖1中，附圖標(biāo)記P150指示基本處理器100對協(xié)處理器300所 進(jìn)行的處理，例如，通過將流指令發(fā)出到協(xié)處理器300來與協(xié)處理器300握手的處理。艮P， 基本處理器100監(jiān)視例如協(xié)處理器300的狀態(tài)，控制協(xié)處理器300的執(zhí)行，以及控制到協(xié)處 理器300的數(shù)據(jù)傳輸。
[0051] 以上參照圖1所描述的、為基本處理器100與具有流引擎200的協(xié)處理器300的 組合的算術(shù)處理系統(tǒng)，在流引擎200執(zhí)行流處理時(shí)具有周期開銷的問題。
[0052] S卩，在為協(xié)處理器指令的流指令的執(zhí)行期間，基本處理器100通過握手來監(jiān)視協(xié) 處理器300的狀態(tài)以與協(xié)處理器300進(jìn)行數(shù)據(jù)傳輸并且控制協(xié)處理器300的執(zhí)行。
[0053] 因此，在基本處理器100與協(xié)處理器300之間發(fā)生開銷(通信周期開銷)。例如，在 當(dāng)協(xié)處理器300中的流引擎200正在執(zhí)行流處理時(shí)發(fā)生中斷的情況下，流引擎200進(jìn)行等 待直到流處理的執(zhí)行完成為止，因此進(jìn)一步增加了通信周期開銷。
[0054] 以下將參照附圖詳細(xì)地描述根據(jù)本實(shí)施例的算術(shù)處理裝置。圖2是示出了根據(jù)本 實(shí)施例的算術(shù)處理裝置的示例的框圖。從圖2與圖1之間的比較中明顯的是，圖2所示的 算術(shù)處理裝置(處理器）1包括與圖1所示的基本處理器100相對應(yīng)的配置，并且還包括流 引擎2。
[0055] 更具體地，如圖2所示，處理器1包括寄存器10、指令取出單元11、指令解碼單元 12、寄存器讀出單元13、指令發(fā)出單元14、算術(shù)單元15、存儲器存取單元16、寄存器寫入單 元17、指令存儲器18以及數(shù)據(jù)存儲器19。指令發(fā)出單元14不僅適于將指令發(fā)出到算術(shù)單 元15,而且還適于將指令(例如，單步指令）發(fā)出到流引擎2。
[0056] 流引擎2包括出棧單元21和執(zhí)行單元23。出棧單元21從數(shù)據(jù)存儲器4讀出數(shù)據(jù) 并且將所讀出的數(shù)據(jù)寫入到寄存器221和寄存器222 ;執(zhí)行單元23對被寫入到寄存器221 和寄存器222的數(shù)據(jù)執(zhí)行流處理，并且將生成的數(shù)據(jù)寫入到寄存器24。流引擎2還包括將 被寫入到寄存器24的數(shù)據(jù)寫入到數(shù)據(jù)存儲器4的入棧單元25。
[0057] 在圖2中，附圖標(biāo)記IF、ID、RR/II、EX、MA以及RW指示與以上參照圖1所描述的 級相同或類似的級。
[0058] S卩，在IF級中，指令取出單元11從指令存儲器18取出（讀出）指令；在ID級中， 指令解碼單元102接收由指令取出單元101所取出的指令并且對指令進(jìn)行解碼(解釋)。
[0059] 在RR/II級中，寄存器讀出單元13進(jìn)行寄存器10的讀出，并且指令發(fā)出單元14 將由指令解碼單元12所解釋的指令發(fā)出到算術(shù)單元15和流引擎2。
[0060] 在EX級中，算術(shù)單元15根據(jù)從指令發(fā)出單元14所發(fā)出的指令執(zhí)行算術(shù)運(yùn)算，并 且流引擎2根據(jù)從指令發(fā)出單元14所發(fā)出的指令執(zhí)行流處理。在這種情況下，如上所述， 從指令發(fā)出單元14發(fā)出到流引擎2的指令是單步指令。
[0061] 在MA級中，存儲器存取單元16對存儲器(數(shù)據(jù)存儲器）19進(jìn)行存取，其涉及加載 或存儲。另外，在MA級中，流引擎2 (出棧單元21或入棧單元25)對存儲器(數(shù)據(jù)存儲器） 4進(jìn)行存取，其涉及加載(讀出）或存儲(寫入)。
[0062] 在RW級中，寄存器寫入單元17將由算術(shù)單元15所獲得的算術(shù)運(yùn)算結(jié)果或從數(shù)據(jù) 存儲器19所加載的數(shù)據(jù)寫入到寄存器10,并且寄存器寫入單元17將經(jīng)受了由流引擎2所 執(zhí)行的流處理的數(shù)據(jù)寫入到寄存器10。
[0063] 圖3是示出了由根據(jù)本實(shí)施例的算術(shù)處理裝置1所進(jìn)行的操作的框圖。從圖3所 示的附圖標(biāo)記P1與圖1所示的附圖標(biāo)記P100之間的比較中明顯的是，在與圖1所示的基 本處理100相對應(yīng)的部分中進(jìn)行管道執(zhí)行，其將寄存器10與存儲器19之間或寄存器10與 算術(shù)單元15之間的處理作為根據(jù)單個(gè)指令的處理。
[0064] 如由圖3中的附圖標(biāo)記P21至附圖標(biāo)記P23所指示地，處理器1內(nèi)建的流引擎2 依照從指令發(fā)出單元14所發(fā)出的單步指令執(zhí)行用于各自的單步的處理。
[0065] 在這種情況下，處理P21是如下處理：在該處理中，流引擎2中的出棧單元21從數(shù) 據(jù)存儲器4讀出數(shù)據(jù)，并且將所讀出的數(shù)據(jù)寫入到寄存器221和寄存器222。處理P22是如 下處理：在該處理中，執(zhí)行單元23對被寫入到寄存器221和寄存器222的數(shù)據(jù)執(zhí)行流處理 并且將生成的數(shù)據(jù)寫入到寄存器24。
[0066] 另外，處理P23是如下處理：在該處理中，入棧單元25將被寫入到寄存器24的數(shù) 據(jù)寫入數(shù)據(jù)存儲器4。處理P21至處理P23經(jīng)受了根據(jù)從指令發(fā)出單元14所發(fā)出的單步指 令進(jìn)行的管道執(zhí)行。
[0067] 在此，將對如下情況給出描述：在該情況中，流引擎2依照三個(gè)單步指令(具有三 個(gè)單步指令的一個(gè)輪替（rotation))對三個(gè)處理P21至P23進(jìn)行處理。然而，這僅為示例， 并且無需說明，布置可以是如下布置：由四個(gè)處理或更多個(gè)處理構(gòu)成一個(gè)輪替的處理，并且 重復(fù)該一個(gè)輪替的處理多次以執(zhí)行流處理。
[0068] 圖4是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的流引擎2的停止操作的框圖。 例如，在當(dāng)處理器1內(nèi)建的流引擎2正在執(zhí)行流處理時(shí)發(fā)生中斷的情況下，指令發(fā)出單元14 停止將單步指令發(fā)出到流引擎2。
[0069] 當(dāng)指令發(fā)出單元14停止將單步指令發(fā)出到流引擎2時(shí)，停止流引擎2中的處理 P21至處理P23中的所有處理。即，出棧單元21停止處理P21，在處理P21中，從數(shù)據(jù)存儲 器4讀出數(shù)據(jù)并且將所讀出的數(shù)據(jù)寫入到寄存器221和寄存器222。
[0070] 執(zhí)行單元23還停止處理P22,在處理P22中，對被寫入到寄存器221和寄存器222 的數(shù)據(jù)執(zhí)行流處理并且將生成的數(shù)據(jù)寫入到寄存器24。然后，入棧單元25停止處理P23， 在處理P23中，將被寫入到寄存器24的數(shù)據(jù)寫入到數(shù)據(jù)存儲器19。
[0071] 如上所述，根據(jù)本實(shí)施例的算術(shù)處理裝置依照單步指令對流引擎2的操作進(jìn)行精 細(xì)控制。因此，在流處理的執(zhí)行期間發(fā)生中斷的情況下，算術(shù)處理裝置可以通過立即地停止 流處理來進(jìn)行中斷處理。
[0072] S卩，依照根據(jù)本實(shí)施例的算術(shù)處理裝置，例如，可以通過在發(fā)生中斷期間停止發(fā)出 單步指令來立即地停止流引擎2。換言之，依照根據(jù)本實(shí)施例的算術(shù)處理裝置，在停止發(fā)出 單步指令之后，可以自主地停止流引擎2中的管道級(處理P21至處理P23)，因此使得可以 減少周期開銷并且提高處理速度。
[0073] 圖5A和圖5B是示出了由以上參照圖4所描述的流引擎2的停止操作所產(chǎn)生的優(yōu) 點(diǎn)的示例的圖。更具體地，圖5A示出了由圖1所示的、以上所描述的算術(shù)處理系統(tǒng)所進(jìn)行 的操作，并且圖5B示出了由以上參照圖4所描述的算術(shù)處理裝置所進(jìn)行的操作。
[0074] 作為前提，假設(shè)：流處理的一個(gè)序列的周期的數(shù)量(時(shí)鐘周期的數(shù)量）為200個(gè)周 期，算術(shù)運(yùn)算數(shù)據(jù)總線的時(shí)延是10個(gè)周期，以及被用于流處理的一個(gè)序列的參數(shù)信息的位 寬是320位。
[0075] 還假設(shè)：外部與存儲器19之間的數(shù)據(jù)傳輸與流處理重疊，并且隱藏?cái)?shù)據(jù)傳輸周 期。另外，還假設(shè)：在圖5A中，基本處理器100與協(xié)處理器300之間的數(shù)據(jù)總線是32位數(shù) 據(jù)總線，并且以10個(gè)周期將參數(shù)信息從基本處理器100傳輸?shù)絽f(xié)處理器300。
[0076] 因此，在圖5A中，通信周期開銷由例如下式給出：10[周期](數(shù)據(jù)傳輸）+10[周 期](算術(shù)運(yùn)算數(shù)據(jù)總線）=20 [周期]。
[0077] 在圖5B中，因?yàn)閿?shù)據(jù)總線"緊耦合"，所以假設(shè)以1個(gè)周期傳輸參數(shù)信息。在此所 使用的術(shù)語"緊耦合"并不意味著以總線級耦合的處理器對共用存儲器進(jìn)行存取，而是意味 著共用指令發(fā)出單元14將指令發(fā)出到算術(shù)單元15和流引擎2。
[0078] 因此，在圖5B中，通信周期開銷由例如下式給出：1 [周期](數(shù)據(jù)傳輸)+10 [周期] (算術(shù)運(yùn)算數(shù)據(jù)總線）=11 [周期]。
[0079] 如5A圖所示，在圖1所示的算術(shù)處理系統(tǒng)中，例如，當(dāng)在第三個(gè)流處理（A2)中的 第50個(gè)周期處發(fā)生中斷時(shí)，在第三個(gè)流處理的所有完成之后執(zhí)行其他流處理（B0)。
[0080] 相應(yīng)地，在算術(shù)處理系統(tǒng)中，直到其他流處理（B0)完成為止，涉及200+20+200+20 +50+150+20+200=860 [周期]。
[0081] 另一方面，在以上參照圖4所描述的實(shí)施例中的算術(shù)處理裝置(處理器）1中，例 如，當(dāng)在第三個(gè)流處理（A2)中的第50個(gè)周期處發(fā)生中斷時(shí)，立即地停止第三個(gè)流處理并且 執(zhí)行流處理（B0)。
[0082] 相應(yīng)地，直到其他流處理（B0)完成為止，本實(shí)施例中的處理器1涉及 200+11+200+11+50+11+200=683 [周期]。
[0083] S卩，可以理解的是，對于進(jìn)行同一處理，本實(shí)施例中的處理器1能夠使得處理速度 從860個(gè)周期到683個(gè)周期提高了 177個(gè)周期。
[0084] 圖5A和圖5B僅示出了流處理的示例，并且無需說明，例如，根據(jù)一個(gè)流指令的周 期的數(shù)量越大則提高處理速度的優(yōu)勢就變得越大，或在流處理的執(zhí)行期間中斷發(fā)生的頻率 越高則提高處理速度的優(yōu)勢就變得越大。
[0085] 圖6是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的讀出電路的操作的示例的圖，并 且圖7是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的讀出電路的操作的另一示例的圖。
[0086] 如圖6和圖7所示，讀出電路210包括出棧單元21以及寄存器221和寄存器222， 并且數(shù)據(jù)存儲器4包括存儲器部分41和存儲器部分42。存儲器部分41和存儲器部分42 代表例如在數(shù)據(jù)存儲器4中不同地址(起始地址)處的聯(lián)組的存儲器區(qū)域，并且無需說明，數(shù) 據(jù)存儲器4包括除了兩個(gè)存儲器之外的任何數(shù)量的存儲器。
[0087] 如圖6所示，讀出電路210中的出棧單元21通過指定起始地址和流長度來從數(shù)據(jù) 存儲器4中的存儲器部分(第一聯(lián)組)41讀出第一數(shù)據(jù)，并且將所讀出的第一數(shù)據(jù)存儲在寄 存器221中。
[0088] 另外，讀出電路210中的出棧單元21通過指定起始地址和流長度來從數(shù)據(jù)存儲 器4中的存儲器部分(第二聯(lián)組)42讀出第二數(shù)據(jù)，并且將所讀出的第二數(shù)據(jù)存儲在寄存器 222中。讀出電路210的處理對應(yīng)于例如以上所述的并且圖3所示的算術(shù)處理裝置中的上 述處理P21。
[0089] S卩，出棧單元21從數(shù)據(jù)存儲器4讀出流數(shù)據(jù)，將流數(shù)據(jù)輸入(存儲）到(在）讀出級 (出棧單元21)與用于流處理的執(zhí)行級(執(zhí)行單元23)之間的寄存器(管道寄存器）221和寄 存器(管道寄存器）222中，并且執(zhí)行管道處理。
[0090] 因此，例如，指定起始地址和流長度來從聯(lián)組到第一聯(lián)組41和第二聯(lián)組42中的數(shù) 據(jù)存儲器4讀出流數(shù)據(jù)，使得可以減少存儲器端口的數(shù)量并且使周期開銷最小化。
[0091] 如圖7所示，例如，由直接存儲器存?。―MA)單元5從存儲器部分(第一聯(lián)組)41和 存儲器部分(第二聯(lián)組)42所讀出的數(shù)據(jù)還可以通過先進(jìn)先出（FIFO)緩沖器61和先進(jìn)先出 (FIFO)緩沖器62被提供給讀出電路210。即，對來自數(shù)據(jù)存儲器4的數(shù)據(jù)傳輸還可以被留 給DMA單元5,以從FIFO緩沖器61和FIFO緩沖器62提取所讀出的數(shù)據(jù)。
[0092] 圖8是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的執(zhí)行電路的操作的示例的圖。 如圖8所示，執(zhí)行電路230包括執(zhí)行單元23和寄存器24。
[0093] 執(zhí)行電路230中的執(zhí)行單元23對被寫入到寄存器221和寄存器222的數(shù)據(jù)執(zhí)行 流處理，并且將其算術(shù)運(yùn)算結(jié)果寫入到寄存器24。執(zhí)行電路230的處理對應(yīng)于例如以上所 述的并且圖3所示的算術(shù)處理裝置1中的處理P22。
[0094] 即，執(zhí)行單元23對輸入到寄存器221和寄存器222的數(shù)據(jù)執(zhí)行流處理，將其算術(shù) 運(yùn)算結(jié)果輸入到在執(zhí)行單元23與入棧單元25之間的寄存器(管道寄存器）24,并且執(zhí)行管 道處理。
[0095] 圖9是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的執(zhí)行電路的操作的另一示例的 圖。在此示例中，此執(zhí)行電路230由多級的執(zhí)行單元231至執(zhí)行單元233以及寄存器241 至寄存器243構(gòu)成。
[0096] 在這種情況下，在讀出電路210中設(shè)置四個(gè)寄存器22la和22lb以及222a和222b， 以便與兩個(gè)執(zhí)行單元231和232相對應(yīng)。
[0097] 為了存儲由三個(gè)執(zhí)行單元231至233所獲得的算術(shù)運(yùn)算結(jié)果，在執(zhí)行電路230中 還設(shè)置了三個(gè)寄存器241至243。圖9所示的執(zhí)行電路230僅為示例，并且無需說明，還可 以使用各種其他配置。
[0098] 因此，執(zhí)行電路230 (算術(shù)單元的數(shù)據(jù)總線)可以具有多級配置。采用此配置，可以 將算術(shù)運(yùn)算結(jié)果輸入到在執(zhí)行單元233與入棧單元25之間的寄存器(管道寄存器）243以 執(zhí)行管道處理。
[0099] 圖10是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的寫入電路的操作的示例的圖， 并且圖11是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的寫入電路的操作的另一示例的圖。
[0100] 如圖10所示，寫入電路250包括入棧單元25,并且寫入電路250將在寄存器24中 所存儲的算術(shù)運(yùn)算結(jié)果寫入數(shù)據(jù)存儲器4中的存儲器部分43。即，寫入電路250從在執(zhí)行 單元23與入棧單元25之間的管道寄存器24中提取輸出數(shù)據(jù)，并且將輸出數(shù)據(jù)寫入到例如 由起始地址和流長度所指示的存儲器區(qū)域。
[0101] 寫入電路250的處理對應(yīng)于例如以上所述的并且圖3所示的算術(shù)處理裝置1中的 處理P23。在這種情況下，存儲器單元43可以是例如數(shù)據(jù)存儲器4中、不同于存儲器部分 41和存儲器部分42的存儲器區(qū)域。
[0102] 圖10所示的寫入電路250將在寄存器24中所存儲的算術(shù)運(yùn)算結(jié)果直接寫入到存 儲器部分43。相反，圖11所示的寫入電路250將在寄存器24中所存儲的算術(shù)運(yùn)算結(jié)果寫 入到FIFO緩沖器7,并且DMA單元8將被寫入到FIFO緩沖器7的數(shù)據(jù)傳輸給存儲器部分 43。
[0103] 即，圖11所示的寫入電路250適于將在寄存器24中所存儲的算術(shù)運(yùn)算結(jié)果順序 地寫入到FIFO緩沖器7,并且將從FIFO緩沖器7到存儲器部分43 (數(shù)據(jù)存儲器4)的數(shù)據(jù) 傳輸留給DMA單元8。
[0104] 圖12是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的參數(shù)信息的示例的圖。例如， 被用于流處理中的參數(shù)信息可以由每個(gè)流（i )的起始地址（ai )、每個(gè)流（i )的流長度（1 i )、 算術(shù)運(yùn)算操作碼（〇)以及算術(shù)運(yùn)算模式（m)所代表；并且可以由單個(gè)長位長設(shè)定指令(設(shè)定 指令：set (設(shè)定)）所代表。
[0105] 如同附圖標(biāo)記P10所指示地，從指令存儲器18讀出設(shè)定指令(參數(shù)信息)，并且將 其一次性地分配給(設(shè)定至)參數(shù)寄存器140。如附圖標(biāo)記P11所指示地，管道級（出棧單元 21、執(zhí)行單元23以及入棧單元25)參考參數(shù)寄存器140中的參數(shù)信息以進(jìn)行管道執(zhí)行。
[0106] 圖13至圖14C是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的單步指令的圖。如 圖13至圖14C所示，根據(jù)本實(shí)施例中的算術(shù)處理裝置(流引擎2)，可以依照所設(shè)定的指令進(jìn) 行控制。
[0107] B卩，如附圖標(biāo)記P20所指示地，從指令存儲器18讀出單步指令，并且執(zhí)行單步指令 以由此使得可以控制流引擎2中的各個(gè)管道級中的處理P21至處理P23。單步指令是例如 由程序員預(yù)先所創(chuàng)建的指令。
[0108] 在此示例中，從指令存儲器18按順序讀出單步指令"單步1至單步N"，并且將其 從指令發(fā)出單元14發(fā)出到流引擎2,以及執(zhí)行管道處理P21至管道處理P23。
[0109] 如圖13所示，將單步指令從指令發(fā)出單元14發(fā)出到流引擎2,并且出棧單元21、 執(zhí)行單元23以及入棧單元25依照各自的單步指令執(zhí)行對應(yīng)的處理(處理P21、處理P22以 及處理P23)。
[0110] 即，如圖14A所示，處理P21是如下處理：在該處理中，出棧單元21從數(shù)據(jù)存儲器4 讀出數(shù)據(jù)并且將數(shù)據(jù)寫入寄存器221和寄存器222。如圖14B所示，處理P22是如下處理： 在該處理中，執(zhí)行單元23對被寫入到寄存器221和寄存器222的數(shù)據(jù)執(zhí)行流處理并且將生 成的數(shù)據(jù)寫入到寄存器24。
[0111] 另外，如圖14C所示，處理P23是如下處理：在該處理中，入棧單元25將被寫入到 寄存器24的數(shù)據(jù)寫入到數(shù)據(jù)存儲器19。這些處理P21至P23依照從指令發(fā)出單元14所發(fā) 出的單步指令經(jīng)受了管道執(zhí)行。
[0112] 圖15是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置1中的單步指令的修改例的圖。在 以上參照圖13所描述的情況下，從指令存儲器18直接讀出N個(gè)單步指令"單步1至單步 N"，并且將其從指令發(fā)出單元14發(fā)出到流引擎2。
[0113] 相反，在圖15所示的修改例中，將設(shè)定指令與用于有效地執(zhí)行連續(xù)地重復(fù)的處理 (循環(huán)處理）的循環(huán)處理所專用的指令(零開銷循環(huán)指令）進(jìn)行組合。
[0114] 即，將N個(gè)單步指令"單步1至單步N"與零開銷循環(huán)指令(循環(huán)N個(gè)單步）進(jìn)行組 合，使得可以抑制指令序列的數(shù)量的增加。在零開銷循環(huán)指令的情況下，例如，當(dāng)中斷發(fā)生 時(shí)，在正在執(zhí)行的單步中立即停止流的處理。
[0115] 圖16至圖17C是示出了根據(jù)本實(shí)施例的算術(shù)處理裝置中的微指令的圖。如圖16 所示，從指令發(fā)出單元14發(fā)出到流引擎2的指令是微指令。
[0116] 即，如由圖16所示的附圖標(biāo)記P30所指示地，根據(jù)本實(shí)施例的算術(shù)處理裝置適于 從指令存儲器18讀出微指令并且執(zhí)行微指令以控制流引擎2中各自的管道級中的處理P21 至處理P23。
[0117] 例如，出棧指令被分配給圖17A所示的處理P21，執(zhí)行指令被分配給圖17B所示的 處理P22,入棧指令被分配給圖17C所示的處理P23,以及根據(jù)微指令執(zhí)行處理P21至處理 P23。此布置能夠使得根據(jù)微指令分別地控制各自的管道級中的處理P21至處理P23。
[0118] 圖18A至18C是示出了依照根據(jù)本實(shí)施例的算術(shù)處理裝置中的微指令的存取控制 的圖。
[0119] 在這種情況下，圖18A示出了發(fā)出出棧指令、執(zhí)行指令以及入棧指令中的所有的 情況，圖18B示出了停止出棧指令的情況，以及圖18C示出了停止入棧指令的情況。與圖7 和圖11所示的配置類似地，算術(shù)處理裝置包括DMA單元5和DMA單元8以及FIFO緩沖器 61、FIFO緩沖器62和FIFO緩沖器7。
[0120] 首先，如圖18A所示，當(dāng)發(fā)出出棧指令、執(zhí)行指令以及入棧指令中的所有時(shí)，以對 應(yīng)的周期執(zhí)行各自的管道級中的處理P21至處理P23。
[0121] 接下來，如圖18B所示，當(dāng)停止出棧指令時(shí)，S卩，當(dāng)僅執(zhí)行執(zhí)行指令和入棧指令時(shí)， 出棧單元21停止從FIFO緩沖器61和FIFO緩沖器62讀出數(shù)據(jù)。
[0122] 作為由DMA單元(輸入DMA單元）5所進(jìn)行的數(shù)據(jù)傳輸?shù)慕Y(jié)果，F(xiàn)IFO緩沖器61和 FIFO緩沖器62被填滿，并且DMA單元5檢測到FIFO緩沖器61和FIFO緩沖器62的填滿狀 態(tài)以及進(jìn)行自動停止。即，通過停止為微指令的出棧指令，可以停止流引擎2的管道處理。
[0123] 此外，如圖18C所示，當(dāng)停止入棧指令時(shí)，S卩，當(dāng)僅執(zhí)行出棧指令和執(zhí)行指令時(shí)，入 棧單元25停止用于從寄存器24讀出數(shù)據(jù)并且將數(shù)據(jù)存儲在FIFO緩沖器7中的操作。
[0124] 作為結(jié)果，F(xiàn)IFO緩沖器7變?yōu)榭?，并且DMA (輸出DMA)單元8檢測到FIFO緩沖器 7的空狀態(tài)以及進(jìn)行自動停止。即，通過停止為微指令的入棧指令，可以停止流引擎2的管 道處理。
[0125] 微指令(即出棧指令、執(zhí)行指令以及入棧指令)的使用，能夠使得DMA單元5和DMA 單元8例如在即使發(fā)生中斷時(shí)也自主地控制存儲器存取。即，可以簡化存儲器19與算術(shù)單 元15之間的數(shù)據(jù)傳輸?shù)目刂?，因此使得可以減少用于存儲器存取控制的硬件的數(shù)量。
[0126] 圖19示出了根據(jù)本實(shí)施例的算術(shù)處理裝置的微指令被嵌入(被打包到)VLIW指令 中的狀態(tài)。如以上參照圖16至圖18C所描述地，當(dāng)使用微指令時(shí)，例如，將微指令嵌入超長 指令字（VLIW)指令使得可以同時(shí)執(zhí)行各個(gè)處理，由此使得可以減少執(zhí)行周期的數(shù)量。
[0127] S卩，將多個(gè)微指嵌入VLIW指令中使得可以減少循環(huán)處理中的指令的數(shù)量，并且還 使得可以減少循環(huán)中的執(zhí)行周期的數(shù)量。這樣的布置還使得可以有效地使用基本處理器 (在算術(shù)處理裝置1中，可以是VLIW處理器）的指令集架構(gòu)。
[0128] 圖19示出了將Μ個(gè)微指令打包到N個(gè)VLIW指令中的狀態(tài)?，F(xiàn)在將參照圖20A至 圖21C描述根據(jù)VLIW1指令至VLIW3指令的前序處理和根據(jù)VLIW N-2指令至VLIW N指令 的收尾處理。
[0129] 圖20A至圖20C是示出了根據(jù)圖19所示的VLIW指令的前序處理的圖。更具體地， 圖20A示出了根據(jù)VLIW1指令的處理，圖20B示出了根據(jù)VLIW2指令的處理，以及圖20C示 出了根據(jù)VLIW3指令的處理。
[0130] 如圖19所示，前序處理是用于激活流引擎2的處理并且是通過執(zhí)行三個(gè)指令（即 VLIW1 [出棧]、VLIW2 [出棧、執(zhí)行]以及VLIW3 [出棧、執(zhí)行、入棧])所實(shí)現(xiàn)的。
[0131] 首先，如圖20A所示，僅執(zhí)行為VLIW1指令的出棧指令。即，根據(jù)出棧指令執(zhí)行處理 P21，在處理P21中，出棧單元21從數(shù)據(jù)存儲器4讀出數(shù)據(jù)并且將數(shù)據(jù)寫入到寄存器221和 寄存器222。作為結(jié)果，將執(zhí)行單元23要對其進(jìn)行算術(shù)運(yùn)算處理的數(shù)據(jù)輸入到寄存器221 和寄存器222。
[0132] 接下來，如圖20B所示，執(zhí)行在VLIW2指令中所包括的出棧指令和執(zhí)行指令。艮P， 根據(jù)出棧指令來執(zhí)行處理P21，并且還根據(jù)執(zhí)行指令來執(zhí)行處理P22，在處理P22中，執(zhí)行單 元23對被寫入到寄存器221和寄存器222的數(shù)據(jù)執(zhí)行流處理，并且將生成的數(shù)據(jù)寫入到寄 存器24。
[0133] 作為結(jié)果，將執(zhí)行單元23要對其執(zhí)行算術(shù)運(yùn)算處理的數(shù)據(jù)輸入到寄存器221和寄 存器222,并且將入棧單元25要將其寫入到數(shù)據(jù)存儲器4的算術(shù)運(yùn)算結(jié)果數(shù)據(jù)輸入到寄存 器24。
[0134] 如圖20C所示，執(zhí)行在VLIW3指令中所包括的出棧指令、執(zhí)行指令以及入棧指令。 根據(jù)出棧指令來執(zhí)行處理P21，根據(jù)執(zhí)行指令來執(zhí)行處理P22,以及還根據(jù)入棧指令來執(zhí)行 處理P23 :在處理P23中，入棧單元25將被寫入到寄存器24的算術(shù)運(yùn)算結(jié)果數(shù)據(jù)寫入到數(shù) 據(jù)存儲器4。
[0135] 在從以上所述的前序處理到以下參照圖21所描述的收尾處理的處理中，根據(jù)可 以與VLIW3指令相同的指令（VLIW4指令、VLIW5指令、…）連續(xù)地執(zhí)行涉及處理P21至處 理P23的管道處理。
[0136] 圖21A至21C是示出了根據(jù)圖19所示的VLIW指令的收尾處理的圖。更具體地， 圖21A示出了根據(jù)VLIW N-2指令的處理，圖21B示出了根據(jù)VLIW N-1指令的處理，以及圖 21C示出了根據(jù)VLIW N指令的處理。
[0137] 如圖19所示，收尾處理是用于停止操作中的流引擎2的處理，收尾處理與以上參 照圖20A至圖20C所描述的前序處理相反。通過執(zhí)行三個(gè)指令（S卩，VLIW N-2[出棧、執(zhí)行、 入棧]、VLIW N-1 [執(zhí)行、入棧]以及VLIW N [入棧])來實(shí)現(xiàn)收尾處理。
[0138] 首先，如圖21A所示，執(zhí)行在VLIW N-2指令中所包括的出棧指令、執(zhí)行指令以及入 棧指令。VLIW N-2指令可以與以上參照圖20C所描述的VLIW3指令（即在處理P21至處理 P23中連續(xù)地執(zhí)行的管道處理中的指令）相同。
[0139] 接下來，如圖21B所示，執(zhí)行在VLIW N-1指令中所包括的執(zhí)行指令和入棧指令。 艮P，因?yàn)槭÷粤顺鰲Ｖ噶?，所以停止處理P21 :在處理P21中，出棧單元21從數(shù)據(jù)存儲器4 讀出數(shù)據(jù)并且將數(shù)據(jù)寫入到寄存器221和寄存器222。作為結(jié)果，寄存器221和寄存器222 變?yōu)榭铡?br> [0140] 隨后，如圖21C所示，僅執(zhí)行在VLIW N指令中所包括的入棧指令。即，因?yàn)槭÷粤?出棧指令和執(zhí)行指令，所以不僅寄存器221和寄存器222變?yōu)榭眨壹拇嫫?4也變?yōu)榭铡?br> [0141] 依照三個(gè)微指令（即，出棧指令、執(zhí)行指令以及入棧指令）控制流引擎2僅為示例， 并且無需說明，可以進(jìn)行各種改變。例如，可以添加另一微指令或可以使用不同的微指令。
[0142] 盡管通過示例的方式描述了進(jìn)行LTE Advanced等中的矩陣算術(shù)運(yùn)算處理的算術(shù) 處理裝置，但是本實(shí)施例不僅限于這種應(yīng)用到無線通信裝置的算術(shù)處理裝置，而且還可以 廣泛地應(yīng)用到各種算術(shù)處理裝置。
[0143] 在以上實(shí)施例中所描述的所有的示例和情況意在有助于對應(yīng)用到本公開和技術(shù) 的技術(shù)概念的理解，而不意在具體地限制本公開的范圍。另外，本文中的這種描述不是意在 指示本公開的優(yōu)點(diǎn)和缺點(diǎn)。盡管詳細(xì)地描述了本公開的實(shí)施例，但是將理解的是在不背離 本公開的精神和范圍的情況下可以進(jìn)行各種改變、替換以及修改。
【權(quán)利要求】
1. 一種算術(shù)處理裝置，包括： 算術(shù)單元，配置成執(zhí)行算術(shù)運(yùn)算；以及 流引擎，配置成執(zhí)行流處理， 其中，所述算術(shù)單元的數(shù)據(jù)總線與所述流引擎的數(shù)據(jù)總線彼此緊耦合。
2. 根據(jù)權(quán)利要求1所述的算術(shù)處理裝置，還包括： 指令發(fā)出單元，配置成發(fā)出指令； 其中，所述指令發(fā)出單元將指令發(fā)出到所述算術(shù)單元以及將指令發(fā)出到所述流引擎。
3. 根據(jù)權(quán)利要求2所述的算術(shù)處理裝置， 其中，所述流引擎包括： 讀出電路，配置成從存儲器讀出數(shù)據(jù)， 執(zhí)行電路，配置成對所讀出的數(shù)據(jù)執(zhí)行流處理；以及 寫入電路，配置成將通過所述流處理所獲得的算術(shù)運(yùn)算結(jié)果寫入到所述存儲器。
4. 根據(jù)權(quán)利要求3所述的算術(shù)處理裝置， 其中，所述讀出電路包括出棧單元和第一寄存器；以及 所述出棧單元從在所述存儲器中所包括的并且由起始地址和流長度所指示的第一存 儲器部分讀出數(shù)據(jù)，并且將所讀出的數(shù)據(jù)寫入到所述第一寄存器。
5. 根據(jù)權(quán)利要求4所述的算術(shù)處理裝置， 其中，所述執(zhí)行電路包括執(zhí)行單元和第二寄存器，以及 所述執(zhí)行單元對在所述第一寄存器中所存儲的數(shù)據(jù)執(zhí)行流處理，并且將通過所述流處 理所獲得的算術(shù)運(yùn)算結(jié)果存儲在所述第二寄存器中。
6. 根據(jù)權(quán)利要求5所述的算術(shù)處理裝置， 其中，所述執(zhí)行電路包括多個(gè)分層的執(zhí)行單元和多個(gè)第三寄存器，所述多個(gè)第三寄存 器設(shè)置在層中的所述執(zhí)行單元之間。
7. 根據(jù)權(quán)利要求5或6所述的算術(shù)處理裝置， 其中，所述寫入電路包括入棧單元，以及 所述入棧單元將在所述第二寄存器中所存儲的所述算術(shù)運(yùn)算結(jié)果寫入到在所述存儲 器中所包括的并且由起始地址和流長度所指示的第二存儲器部分。
8. 根據(jù)權(quán)利要求2至7中任一項(xiàng)所述的算術(shù)處理裝置， 其中，由所述指令發(fā)出單元發(fā)出到所述流引擎的指令是單步指令，以及 所述流引擎具有管道級，所述管道級中的每個(gè)管道級依照所述單步指令中的一個(gè)單步 指令執(zhí)行一個(gè)處理。
9. 根據(jù)權(quán)利要求8所述的算術(shù)處理裝置， 其中，參數(shù)信息被用于所述流處理中并且由單個(gè)長位長設(shè)定指令所代表。
10. 根據(jù)權(quán)利要求9所述的算術(shù)處理裝置， 其中，被用于所述流處理中的所述參數(shù)信息包括每個(gè)流的起始地址、每個(gè)流的流長度 以及算術(shù)運(yùn)算模式。
11. 根據(jù)權(quán)利要求8所述的算術(shù)處理裝置，還包括： 參數(shù)寄存器，將被用于所述流處理的參數(shù)信息一次性地設(shè)定在所述參數(shù)寄存器中， 其中，所述流引擎中的所述管道級中的每個(gè)管道級參考在所述參數(shù)寄存器中的所述參 數(shù)信息以進(jìn)行管道執(zhí)行。
12. 根據(jù)權(quán)利要求2至7中任一項(xiàng)所述的算術(shù)處理裝置， 其中，由所述指令發(fā)出單元發(fā)出到所述流引擎發(fā)的指令包括用于控制所述流引擎的對 應(yīng)的管道級的短位長微指令，所述指令是通過分離所述單步指令所獲得的，以及 每個(gè)管道級依照對應(yīng)的微指令獨(dú)立地執(zhí)行處理。
13. 根據(jù)權(quán)利要求12所述的算術(shù)處理裝置，還包括： 第一先進(jìn)先出緩沖器，設(shè)置在所述存儲器與所述讀出電路之間， 其中，所述存儲器經(jīng)受直接存儲器存取控制，以及用于控制所述讀出電路的處理的第 一微指令被停止，以填滿所述第一先進(jìn)先出緩沖器并且停止所述流引擎的管道處理。
14. 根據(jù)權(quán)利要求12所述的算術(shù)處理裝置，還包括： 第二先進(jìn)先出緩沖器，設(shè)置在所述寫入電路與所述存儲器之間， 其中，所述存儲器經(jīng)受直接存取存儲器控制，以及用于控制所述寫入電路的處理的第 二微指令被停止，以清空所述第二先進(jìn)先出緩沖器并且停止所述流引擎的管道處理。
15. 根據(jù)權(quán)利要求12至14中任一項(xiàng)所述的算術(shù)處理裝置， 其中，當(dāng)依照超長指令字指令控制所述算術(shù)單元時(shí)，將用于控制所述流引擎中的每個(gè) 管道級中的操作的微指令打包到所述超長指令字指令中。
【文檔編號】G06F9/302GK104111817SQ201410100282
【公開日】2014年10月22日 申請日期:2014年3月18日 優(yōu)先權(quán)日:2013年4月22日
【發(fā)明者】吉村和浩, 葛毅, 堀尾一生 申請人:富士通株式會社