模組識別方法及終端設(shè)備的制作方法
【專利摘要】本發(fā)明實(shí)施例公開了一種模組識別方法及終端設(shè)備，其中，模組的第二端口和檢測端口相連接的模組，在CPU的第二端口傳輸高電平信號和低電平信號時，模組的檢測端口接收處于不同狀態(tài)下的CPU的第二端口傳輸?shù)男盘枙r的輸出信號，不同于將模組的第二端口與模組的檢測端口不進(jìn)行連接下的模組的檢測端口的輸出信號；這樣，除根據(jù)模組的檢測端口接收處于不同狀態(tài)下的CPU的第二端口的傳輸信號時的輸出信號來識別3個模組之外，還可以通過在CPU的第二端口輸出高電平信號和低電平信號時，所述模組的檢測端口的輸出信號來識別出第四種模組，由于未增加GPIO端口，解決了現(xiàn)有方法中識別3個以上的模組時造成的GPIO端口資源的多度占用的問題。
【專利說明】模組識別方法及終端設(shè)備
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及檢測【技術(shù)領(lǐng)域】，更具體地說，涉及一種模組識別方法及終端設(shè)備。
【背景技術(shù)】
[0002]目前，電子產(chǎn)品中的器件，例如，攝像頭、液晶顯示屏、觸摸屏等多媒體器件，都是模組化設(shè)計(jì)。電子產(chǎn)品中的模組可以由多個模組供應(yīng)商來提供。
[0003]由于不同模組供應(yīng)商提供的模組的軟件驅(qū)動均不相同，甚至同一模組供應(yīng)商提供的不同型號的模組的軟件驅(qū)動也可以不相同，這樣就需要在使用模組之前對模組進(jìn)行識別。
[0004]現(xiàn)有的模組識別方法可以包括硬件身份標(biāo)識ID識別。所述的硬件ID識別具體可以為:將模組和中央處理器建立連接，并將模組的一個端口作為檢測端口，該檢測端口需要連接中央處理器的一個GPIO (General Purpose Input Output,通用輸入/輸出)端口 ；不同的模組的檢測端口可以接收所述CPU的GPIO端口傳輸?shù)牟煌妮斎胄盘柌⑤敵鱿鄳?yīng)的信號，CPU通過讀取模組的檢測端口的輸出信號來識別模組。
[0005]由于CPU的一個GPIO端口僅包括高、低和高阻三種狀態(tài)，即一個GPIO端口可以輸出三種類型的信號，因此，一個GPIO端口僅能支持3個不同的模組。若需要識別3個以上的模組，則需要增加用于檢測的GPIO端口，由此會造成GPIO端口資源的多度占用。

【發(fā)明內(nèi)容】

[0006]有鑒于此，本發(fā)明實(shí)施例提供一種模組識別方法及終端設(shè)備，以解決現(xiàn)有方法中識別3個以上的模組時造成的GPIO端口資源的多度占用的問題。
[0007]為了實(shí)現(xiàn)上述目的，現(xiàn)提出的方案如下:
[0008]本發(fā)明實(shí)施例的第一方面提供一種模組識別方法，應(yīng)用于終端設(shè)備，所述終端設(shè)備的CPU的第一端口與模組的檢測端口相連，所述CPU的第二端口與所述模組的第二端口相連；所述方法包括:
[0009]控制所述CPU的第二端口分別輸出高電平信號和低電平信號；
[0010]在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)；
[0011]結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組。
[0012]結(jié)合本發(fā)明實(shí)施例的第一方面，在本發(fā)明實(shí)施例的第一方面的第一種實(shí)施方式中，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，包括:[0013]確定滿足第一預(yù)設(shè)條件，識別所述模組為所述模組檢測端口接地的模組；
[0014]其中，所述第一預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0015]結(jié)合本發(fā)明實(shí)施例的第一方面，在本發(fā)明實(shí)施例的第一方面的第二種實(shí)施方式中，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，包括:
[0016]確定滿足第二預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口懸空的模組；
[0017]其中，所述第二預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；
[0018]并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0019]結(jié)合本發(fā)明實(shí)施例的第一方面，在本發(fā)明實(shí)施例的第一方面的第三種實(shí)施方式中，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，包括:
[0020]確定滿足第三預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口接電源的模組；
[0021]其中，所述第三預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號。
[0022]結(jié)合本發(fā)明實(shí)施例的第一方面，在本發(fā)明實(shí)施例的第一方面的第四種實(shí)施方式中，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，包括:
[0023]確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組；
[0024]其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0025]結(jié)合本發(fā)明實(shí)施例的第一方面的第一種實(shí)施方式、第二種實(shí)施方式或者第三種實(shí)施方式，在本發(fā)明實(shí)施例的第一方面的第五種實(shí)施方式中，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型識別所述模組，還包括:
[0026]確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組；
[0027]其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0028]在本發(fā)明實(shí)施例的第二方面提供一種終端設(shè)備，包括:CPU和模組，所述CPU的第一端口與所述模組的檢測端口相連，所述CPU的第二端口與所述模組的第二端口相連，其中，
[0029]所述CPU用于控制所述CPU的第二端口分別輸出高電平信號和低電平信號；在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；并結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)。
[0030]結(jié)合本發(fā)明實(shí)施例的第二方面，在本發(fā)明實(shí)施例的第二方面的第一種實(shí)施方式中，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第一預(yù)設(shè)條件，識別所述模組為所述模組檢測端口接地的模組；
[0031]其中，所述第一預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0032]結(jié)合本發(fā)明實(shí)施例的第二方面，在本發(fā)明實(shí)施例的第二方面的第二種實(shí)施方式中，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第二預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口懸空的模組；
[0033]其中，所述第二預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；
[0034]并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0035]結(jié)合本發(fā)明實(shí)施例的第二方面，在本發(fā)明實(shí)施例的第二方面的第三種實(shí)施方式中，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第三預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口接電源的模組；
[0036]其中，所述第三預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號。
[0037]結(jié)合本發(fā)明實(shí)施例的第二方面，在本發(fā)明實(shí)施例的第二方面的第四種實(shí)施方式中，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組；
[0038]其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0039]結(jié)合本發(fā)明實(shí)施例的第二方面的第一種實(shí)施方式、第二種實(shí)施方式、或第三種實(shí)施方式，在本發(fā)明實(shí)施例的第五種實(shí)施方式中，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體還用于:確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組；
[0040]其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0041]從上述的技術(shù)方案可以看出，本發(fā)明實(shí)施例公開模組識別方法中，將被識別的模組的第二端口和檢測端口相連接，此種類型的模組，在CPU的第二端口傳輸高電平信號和低電平信號時，所述模組的檢測端口接收處于輸入上拉、輸入下拉和輸入不拉的狀態(tài)下的所述CPU的第二端口傳輸?shù)男盘枙r的輸出信號，不同于將所述模組的第二端口與所述模組的檢測端口不進(jìn)行連接下的模組的檢測端口的輸出信號；這樣，除根據(jù)所述模組的檢測端口接收處于輸入上拉、輸入下拉和輸入不拉的狀態(tài)下的所述CPU的第二端口的傳輸信號時的輸出信號來識別3個模組之外，還可以通過在所述CPU的第二端口輸出高電平信號和低電平信號時，所述模組的檢測端口的輸出信號來識別出將所述模組的第二端口與所述模組的檢測端口相連接的模組，即識別出第四個模組，由于未增加檢測的GPIO端口，解決了現(xiàn)有方法中識別3個以上的模組時造成的GPIO端口資源的多度占用的問題。
【專利附圖】

【附圖說明】
[0042]為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0043]圖1為本發(fā)明實(shí)施例公開的一種模組識別方法的流程圖；
[0044]圖2為本發(fā)明另一實(shí)施例公開的一種模組識別方法的流程圖；
[0045]圖3為本發(fā)明另一實(shí)施例公開的一種模組識別方法的流程圖；
[0046]圖4為本發(fā)明另一實(shí)施例公開的一種模組識別方法的流程圖；
[0047]圖5為本發(fā)明另一實(shí)施例公開的一種模組識別方法的流程圖；
[0048]圖6為本發(fā)明另一實(shí)施例公開的一種模組識別方法的流程圖；
[0049]圖7為本發(fā)明實(shí)施例公開的一種模組識別方法的示例圖；
[0050]圖8為本發(fā)明另一實(shí)施例公開的一種模組識別方法的示例圖。
【具體實(shí)施方式】
[0051]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0052]本發(fā)明實(shí)施例提供一種模組識別方法，以解決現(xiàn)有方法中識別3個以上的模組時造成的GPIO端口資源的多度占用的問題。
[0053]此處需要說明的是，本發(fā)明實(shí)施例公開的模組識別方法應(yīng)用于終端設(shè)備，所述終端設(shè)備包括CPU和模組，并且，所述模組識別方法除可以識別現(xiàn)有的模組之外，還可以識別模組的第二端口與模組的檢測端口相連接的模組，其中，所述第二端口為所述模組中除模組的檢測端口外的任意一個端口，所述模組的檢測端口與所述CPU的第一端口相連接，且所述CPU的第一端口為所述CPU的任意一個GPIO端口。
[0054]并且，本發(fā)明實(shí)施例公開的模組指具有通信接口的器件，例如:攝像頭、液晶顯示屏以及觸摸屏等一系列的多媒體器件。
[0055]參見圖1，本發(fā)明實(shí)施例公開的一種模組識別方法，包括:
[0056]S101、控制所述CPU的第二端口分別輸出高電平信號和低電平信號。
[0057]本實(shí)施例中，CPU的第二端口和所述被識別的模組的第二端口相連接，所述CPU在識別任意一個被識別的模組時，所述CPU的第二端口被分別配置為輸出高和輸出低，對應(yīng)的，所述CPU的第二端口輸出高電平信號和低電平信號至所述模組的第二端口，所述CPU的第二端口輸出的信號即為所述模組的第二端口接收的信號。
[0058]S102、在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號。
[0059]其中，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)。
[0060]其中，所述模組的任意一個端口均可以作為本發(fā)明實(shí)施例公開的檢測端口，一般情況下，將所述模組的第一端口作為模組的檢測端口。
[0061]并且，所述CPU的第二端口配置為不同的狀態(tài)時，傳輸?shù)男盘柌幌嗤?，具體的，所述CPU的第二端口處于輸入上拉的狀態(tài),其傳輸信號為高電平信號；所述CPU的第二端口處于輸入下拉的狀態(tài)，其傳輸信號為低電平信號；所述CPU的第二端口處于輸入不拉的狀態(tài)，其傳輸信號為空。
[0062]S103、結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組。
[0063]將被識別的模組的第二端口和檢測端口相連接，此種類型的模組，所述CPU的第二端口傳輸高電平信號和低電平信號時，所述模組的檢測端口接收處于輸入上拉、輸入下拉和輸入不拉的狀態(tài)下的所述CPU的第二端口傳輸?shù)男盘枙r的輸出信號，不同于將所述模組的第二端口與所述模組的檢測端口不進(jìn)行連接下的模組的檢測端口的輸出信號；這樣，除根據(jù)所述模組的檢測端口接收處于輸入上拉、輸入下拉和輸入不拉的狀態(tài)下的所述CPU的第二端口的傳輸信號時的輸出信號來識別3個模組之外，還可以通過所述CPU的第二端口輸出高電平信號和低電平信號和所述模組的檢測端口的輸出信號識別出將所述模組的第二端口與所述模組的檢測端口相連接的模組，即識別出第四個模組，由于未增加檢測的GPIO端口，解決了現(xiàn)有方法中識別3個以上的模組時造成的GPIO端口資源的多度占用的問題。
[0064]并且，此處還需要說明的是，所述CPU的第二端口和所述CPU的第一端口是功能復(fù)用的，且所述模組的第二端口和所述模組的檢測端口也是功能復(fù)用，所述CPU的第二端口和所述模組的第二端口僅在所述CPU進(jìn)行識別所述模組時，用作識別的功能，當(dāng)所述模組識別結(jié)束后，所述CPU的第二端口和所述模組的第二端口均可以完成其他工作。因此，實(shí)施例本實(shí)施例公開的模組的識別方法，相當(dāng)于僅占用了所述CPU的一個GPIO端口，也占用了所述模組的一個端口。
[0065]本發(fā)明另一實(shí)施例還公開了一種模組識別方法，如圖2所示，包括步驟:[0066]S201、控制所述CPU的第二端口分別輸出高電平信號和低電平信號；
[0067]S202、在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號;
[0068]其中，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)；
[0069]S203、確定滿足第一預(yù)設(shè)條件，識別所述模組為所述模組檢測端口接地的模組；
[0070]其中，所述第一預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0071]具體的，本實(shí)施例中，在所述CPU的第二端口輸出高電平信號時，所述模組的檢測端口分別接收處于輸入上拉、輸入下拉和輸入不拉的狀態(tài)下的所述CPU的第一端口的傳輸信號，即所述模組的檢測端口分別接收高電平信號、低電平信號以及空信號時，檢測所述模組的檢測端口的輸出信號，判斷所述模組的檢測端口的輸出信號均為低電平信號。
[0072]并且，在所述CPU的第二端口輸出低電平信號時，所述模組的檢測端口分別接收處于輸入上拉、輸入下拉和輸入不拉的狀態(tài)下的所述CPU的第一端口的傳輸信號，檢測所述模組的檢測端口的輸出信號，判斷所述模組的檢測端口的輸出信號也均為低電平信號，說明此時所述模組的第二端口接收的電平信號對所述模組的檢測端口的輸出信號沒有影響，即可以得出:此時被識別的模組中的所述第二端口和所述模組的檢測端口沒有進(jìn)行連接。
[0073]又由于所述模組的檢測端口接收高電平信號、低電平信號以及空信號時的輸出信號均為低電平信號，則說明所述模組的檢測端口接地，這樣，所述模組的檢測端口的輸出信號才會被拉低，且無論所述模組的檢測端口接收哪種信號，輸出信號均為低電平信號。
[0074]本發(fā)明另一實(shí)施例還公開了一種模組識別方法，參見圖3，包括:
[0075]S301、控制所述CPU的第二端口分別輸出高電平信號和低電平信號；
[0076]S302、在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號;
[0077]其中，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)；
[0078]S303、確定滿足第二預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口懸空的模組；[0079]其中，所述第二預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；
[0080]并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平?目號。
[0081]同樣，在本實(shí)施例中，在所述CPU的第二端口輸出高電平信號,或者輸出低電平信號，所述模組的檢測端口接收高電平信號、低電平信號以及空信號時的輸出信號均相同，說明所述模組的第二端口接收所述CPU的第二端口輸出的電平信號對所述模組的檢測端口的輸出信號沒有影響，即此時被識別的模組中的所述模組的第二端口和所述模組的檢測端口沒有連接。
[0082]又由于所述模組的檢測端口接收高電平信號時的輸出信號為高電平信號，所述模組的檢測端口接收低電平信號和空信號時的輸出信號均為低電平信號，即所述模組的檢測端口的輸出信號跟隨所述模組的檢測端口的輸入信號，此時說明所述模組的檢測端口懸空，即被識別的模組為所述模組的檢測端口懸空的模組。
[0083]本發(fā)明另一實(shí)施例還公開了一種模組識別方法，參見圖4，包括:
[0084]S401、控制所述CPU的第二端口分別輸出高電平信號和低電平信號；
[0085]S402、在所述CPU的第二端口輸出`高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號;
[0086]其中，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)；
[0087]S403、確定滿足第三預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口接電源的模組；
[0088]其中，所述第三預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號。
[0089]同樣，在本實(shí)施例中，在所述CPU的第二端口輸出高電平信號,或者輸出低電平信號，所述模組的檢測端口接收高電平信號、低電平信號以及空信號時的輸出信號均相同，說明所述模組的第二端口接收所述CPU的第二端口輸出的電平信號對所述模組的檢測端口的輸出信號沒有影響，即此時被識別的模組中的所述模組的第二端口和所述模組的檢測端口沒有進(jìn)行連接。
[0090]又由于所述模組的檢測端口接收高電平信號、低電平信號以及空信號時的輸出信號均為高電平信號，此時說明所述模組的檢測端口均輸入高電平，即所述模組的檢測端口接電源，此時，所述模組的檢測端口無論輸入信號為哪種信號，其輸出信號均會被拉高。
[0091]本發(fā)明另一實(shí)施例還公開了一種模組識別方法，參見圖5，包括:
[0092]S501、控制所述CPU的第二端口分別輸出高電平信號和低電平信號；
[0093]S502、在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號;
[0094]其中，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)；
[0095]S503、確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組；
[0096]其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0097]本實(shí)施例中，所述CPU的第二端口輸出為高電平信號和輸出低電平信號時,所述模組的檢測端口接收高電平信號、低電平信號以及空信號時輸出信號是有區(qū)別的，此時，說明所述模組的第二端口接收CPU的第二端口輸出的信號對所述模組的檢測端口的輸出信號有影響，說明此時被識別的模組的所述模組的第二端口與所述模組的檢測端口相連接。
[0098]具體的，當(dāng)所述CPU的第二端口輸出高電平信號時，由于所述模組的第二端口和所述模組的檢測端口相連接，無論所述模組的檢測端口的輸入信號為哪種信號，所述模組的第二端口接收所述CPU的第二端口輸出的高電平信號均會把所述模組的檢測端口的輸出信號拉高。
[0099]同樣，所述CPU的第二端口輸出低電平信號時，由于所述模組的第二端口和所述模組的檢測端口相連接，無論所述模組的檢測端口的輸入信號為哪種信號，所述模組的第二端口接收所述CPU的第二端口輸出的低電平信號均會把所述模組的檢測端口的輸出信號拉低。
[0100]本發(fā)明另一實(shí)施例還公開了一種模組識別方法，參見圖6，包括:
[0101]S601、控制所述CPU的第二端口分別輸出高電平信號和低電平信號。
[0102]S602、在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號。
[0103]其中，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)。
[0104]然后，結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，就可以識別所述模組；當(dāng)確定滿足第一預(yù)設(shè)條件時，執(zhí)行步驟603 ;當(dāng)確定滿足第二預(yù)設(shè)條件時，執(zhí)行步驟604 ;當(dāng)確定滿足第三預(yù)設(shè)條件時，執(zhí)行步驟605 ;當(dāng)確定滿足第四預(yù)設(shè)條件時，執(zhí)行步驟606。
[0105]S603、識別所述模組為所述模組檢測端口接地的模組。
[0106]其中，所述第一預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0107]S604、識別所述模組為所述模組的檢測端口懸空的模組。
[0108]其中，所述第二預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0109]并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0110]S605、識別所述模組為所述模組的檢測端口接電源的模組。
[0111]其中，所述第三預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號。
[0112]S606、識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組；
[0113]其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
[0114]具體的，本實(shí)施例公開的步驟的具體工作請參見對應(yīng)圖2-圖5中的實(shí)施例，此處不再贅述。
[0115]以下通過兩個示例來說明本發(fā)明對應(yīng)圖5的實(shí)施例公開的多媒體識別方法。
[0116]參見圖7，將模組101的Pl端口作為檢測端口，將模組101的P2端口作為第二端口，模組101的Pl端口和P2端口連接在一起。
[0117]中央處理器CPU102和模組101的相應(yīng)端口連接，可以參見圖7中顯示內(nèi)容，如:模組101的Pl端口和中央處理器CPU102的GP10_0端口連接，模組101的P2端口與中央處理器CPU102的GP10_1端口連接。
[0118]中央處理器CPU102的GP10_1端口被配置為輸出高和輸出低，此時，中央處理器CPU102的GP10_1端口輸出高電平信號和低電平信號至模組101的P2端口。
[0119]在模組101的P2端口接收高電平信號和低電平信號的過程中，中央處理器CPU102的GP10_0端口分別被配置為輸入上拉、輸入下拉和輸入不拉的狀態(tài)，該端口的傳輸信號分別輸入至模組101的Pl端口，中央處理器CPU102獲取模組101的Pl端口的輸出信號，并結(jié)合輸入至模組101的P2端口的信號和模組101的Pl端口的輸出信號來識別模組101。
[0120]此處需要說明的是，中央處理器CPU102的GP10_0端口被配置為輸入上拉的狀態(tài)下，該端口傳輸?shù)男盘枮楦唠娖叫盘?；中央處理器CPU102的GP10-J)端口被配置為輸入下拉的狀態(tài)下，該端口傳輸?shù)男盘枮榈碗娖叫盘?；中央處理器CPU102的GP10_0端口被配置為輸入不拉的狀態(tài)下，該端口傳輸?shù)男盘枮榭招盘枴?br> [0121]具體的，模組101的P2端口接收的信號為高電平信號，模組101的Pl端口接收高電平信號、低電平信號以及空信號時，輸出信號均為高電平信號；模組101的P2端口接收的信號為低電平信號，模組101的Pl端口接收高電平信號、低電平信號以及空信號時，輸出信號均為低電平信號。
[0122]同樣，在另一示例中，參見圖8，將模組103的Pl端口作為檢測端口，將模組103的P4端口作為第二端口，模組103的Pl端口和P4端口連接在一起。
[0123]與上述內(nèi)容相同，中央處理器CPU102和模組103的相應(yīng)端口連接，請參見圖8。
[0124]中央處理器CPU102的GP10_2端口被配置為輸出高和輸出低，此時，中央處理器CPU102的GP10_2端口輸出高電平信號和低電平信號至模組101的P4端口。
[0125]在模組103的P4端口接收高電平信號和低電平信號的過程中，模組103的Pl端口接收高電平信號、低電平信號以及空信號，中央處理器CPU102獲取模組103的Pl端口的輸出信號，并結(jié)合輸入至模組103的P4端口的信號和模組103的Pl端口的輸出信號來識別模組103。
[0126]在圖7和圖8中，與模組的Pl端口相連接的端口不相同，通過檢測模組的端口是否有輸出信號的輸出，可以區(qū)別對應(yīng)不同端口連接到模組的Pi端口的模組。
[0127]再結(jié)合通過模組的Pl端口接收不同信號下輸出信號的不同，可以識別不同的Pl端口的接法，對應(yīng)不同的Pi端口的接法識別不同的模組，具體參見以下列表。
[0128]
【權(quán)利要求】
1.一種模組識別方法，其特征在于，應(yīng)用于終端設(shè)備，所述終端設(shè)備的CPU的第一端口與模組的檢測端口相連，所述CPU的第二端口與所述模組的第二端口相連；所述方法包括: 控制所述CPU的第二端口分別輸出高電平信號和低電平信號； 在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)； 結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，包括: 確定滿足第一預(yù)設(shè)條件，識別所述模組為所述模組檢測端口接地的模組； 其中，所述第一預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端`口的輸出信號的類型，識別所述模組，包括: 確定滿足第二預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口懸空的模組； 其中，所述第二預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r,所述模組的檢測端口的輸出信號均為低電平信號； 并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，包括: 確定滿足第三預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口接電源的模組； 其中，所述第三預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型識別所述模組，包括: 確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組； 其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
6.根據(jù)權(quán)利要求2-4中任意一項(xiàng)所述的方法，其特征在于，所述結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型識別所述模組，還包括: 確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組； 其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
7.一種終端設(shè)備，其特征在于，包括:CPU和模組，所述CPU的第一端口與所述模組的檢測端口相連，所述CPU的第二端口與所述模組的第二端口相連，其中， 所述CPU用于控制所述CPU的第二端口分別輸出高電平信號和低電平信號；在所述CPU的第二端口輸出高電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；在所述CPU的第二端口輸出低電平信號時，分別檢測所述模組的檢測端口在接收到被配置為不同狀態(tài)的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號；并結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組，所述CPU的第一端口被配置的狀態(tài)包括輸入上拉狀態(tài)、輸入下拉狀態(tài)和輸入不拉狀態(tài)。
8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第一預(yù)設(shè)條件，識別所述模組為所述模組檢測端口接地的模組； 其中，所述第一預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
9.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第二預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口懸空的模組； 其中，所述第二預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r,所述模組的檢測端口的輸出信號均為低電平信號； 并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號為高電平信號，檢測到所述模組的檢測端口在接收到被配置為輸入下拉和輸入不拉的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
10.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第三預(yù)設(shè)條件，識別所述模組為所述模組的檢測端口接電源的模組； 其中，所述第三預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號。
11.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體用于:確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組； 其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為低電平信號。
12.根據(jù)權(quán)利要求8-10中任意一項(xiàng)所述的裝置，其特征在于，所述CPU在結(jié)合所述CPU的第二端口的輸出信號和檢測到的所述模組的檢測端口的輸出信號的類型，識別所述模組時，具體還用于:確定滿足第四預(yù)設(shè)條件，識別所述模組為所述模組的第二端口與所述模組的檢測端口相連接的模組； 其中，所述第四預(yù)設(shè)條件為:所述CPU的第二端口的輸出信號為高電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的輸出信號均為高電平信號；并且，所述CPU的第二端口的輸出信號為低電平信號時，檢測到所述模組的檢測端口在接收到被配置為輸入上拉、輸入下拉和輸入不拉三種狀態(tài)下的所述CPU的第一端口傳輸?shù)男盘枙r，所述模組的檢測端口的 輸出信號均為低電平信號。
【文檔編號】G06F11/00GK103699453SQ201310687907
【公開日】2014年4月2日 申請日期:2013年12月13日 優(yōu)先權(quán)日:2013年12月13日
【發(fā)明者】王笑 申請人:華為終端有限公司