存儲器裝置與芯片上網(wǎng)絡(luò)方法、設(shè)備及系統(tǒng)的制作方法
【專利摘要】本申請涉及存儲器裝置與芯片上網(wǎng)絡(luò)方法、設(shè)備及系統(tǒng)。本發(fā)明提供設(shè)備、方法及系統(tǒng)，例如，可包含處理器模塊、安置于所述處理器模塊上面或下面的接口裝置、安置于所述接口裝置上面或下面且包含多個存儲器陣列的至少一個存儲器裝置的那些設(shè)備、方法及系統(tǒng)，所述接口裝置包含多個路由元件，所述多個存儲器陣列使用提供于導(dǎo)通孔中的多個互連件而耦合到所述接口裝置，所述導(dǎo)通孔提供于所述存儲器裝置及所述接口裝置中的至少一者中。另外，所述接口裝置可使用所述多個路由元件及所述互連件將所述多個存儲器陣列以通信方式耦合到所述處理器模塊。
【專利說明】存儲器裝置與芯片上網(wǎng)絡(luò)方法、設(shè)備及系統(tǒng)
[0001]本案是一件分案申請。本案的母案是國際申請?zhí)枮镻CT/US2009/001017、申請日為2009年2月18日、PCT申請進入中國國家階段后申請?zhí)枮?00980105675.X、發(fā)明名稱為“存儲器裝置與芯片上網(wǎng)絡(luò)方法、設(shè)備及系統(tǒng)”的發(fā)明專利申請案。
[0002]相關(guān)申請案
[0003]本專利申請案主張2008年2月19日提出申請的第12/033，684號美國申請案的優(yōu)先權(quán)權(quán)益，所述美國申請案以引用的方式并入本文中。
【背景技術(shù)】
[0004]許多電子裝置，例如個人計算機、工作站、計算機服務(wù)器、主機及其它計算機相關(guān)設(shè)備(包含打印機、掃描儀及硬盤驅(qū)動器)利用提供大數(shù)據(jù)存儲能力同時試圖招致低功率消耗的存儲器裝置。非常適合在前述裝置中使用的一個類型的存儲器裝置為動態(tài)隨機存取存儲器(DRAM)。
[0005]對存儲器裝置較大容量的需求繼續(xù)增長而同時芯片大小限定限制了這些存儲器裝置的容量。個別存儲器單元的組件所占用的表面積已穩(wěn)定地減小，使得除減小柵極延遲之外可增加所述存儲器單元在半導(dǎo)體襯底上的堆積密度?？s小裝置表面積可導(dǎo)致降低制造良率，且增加用于連接DRAM裝置內(nèi)的眾多庫與其它裝置的互連件的復(fù)雜性。另外，在小型化期間，互連件延遲不像柵極延遲一般按比例縮放。
【專利附圖】

【附圖說明】
[0006]下文參照以下圖式詳細地描述本發(fā)明的各種實施例。
[0007]圖1圖解說明根據(jù)本發(fā)明各種實施例的存儲器系統(tǒng)的框圖。
[0008]圖2圖解說明根據(jù)本發(fā)明一些實施例的存儲器裝置的俯視圖。
[0009]圖3圖解說明根據(jù)本發(fā)明一些實施例圖1中所示的存儲器系統(tǒng)的透視圖。
[0010]圖4圖解說明根據(jù)本發(fā)明一些實施例與圖1中所示的系統(tǒng)類似的系統(tǒng)的橫截面圖。
[0011]圖5A圖解說明根據(jù)本發(fā)明各種實施例圖1中所示的存儲器系統(tǒng)中使用的命令包的數(shù)據(jù)結(jié)構(gòu)。
[0012]圖5B圖解說明根據(jù)本發(fā)明各種實施例圖1中所示的存儲器系統(tǒng)中使用的數(shù)據(jù)包的數(shù)據(jù)結(jié)構(gòu)。
[0013]圖6圖解說明根據(jù)本發(fā)明一些實施例圖3中所示系統(tǒng)的操作的方法的流程圖。
[0014]圖7圖解說明顯示根據(jù)本發(fā)明一些實施例耦合到處理器模塊的存儲器系統(tǒng)的示意圖。
【具體實施方式】
[0015]存儲器的表面積減小及隨之發(fā)生的堆積密度增加可通過減小存儲器陣列的水平特征大小來實現(xiàn)。在各種實施例中，此可通過形成顯著三維存儲器陣列以使所述存儲器陣列除大體延伸跨越襯底表面以外還垂直延伸到襯底中及上面來實現(xiàn)。
[0016]圖1圖解說明根據(jù)本發(fā)明各種實施例的存儲器系統(tǒng)100的框圖。存儲器系統(tǒng)100包含接口裝置150，所述接口裝置耦合到存儲器裝置110、120及處理器模塊160。在一些實施例中，接口裝置150包含彼此互連的路由元件153、154、155、156、157、158及159。在一些實施例中，接口裝置150還包含DRAM控制器151及快閃控制器152。在一些實施例中，DRAM控制器151包含非頁模式控制器。在一些實施例中，DRAM控制器151包含具備存儲器命令總線優(yōu)化的無序命令隊列。在一些實施例中，DRAM控制器151可為可編程的且含有內(nèi)置自我測試(BIST)以幫助存儲器測試。
[0017]接口裝置150是使用穿過存儲器Z導(dǎo)通孔135及145提供的互連而分別耦合到存儲器裝置110、120。存儲器Z導(dǎo)通孔是提供于存儲器裝置(110、120)內(nèi)的開口，其允許垂直互連件部分地或完全地穿過存儲器裝置(110、120)，從而允許坐落于位于所述存儲器裝置內(nèi)的特定存儲器陣列上面及下面的存儲器陣列之間的連接性。在一些實施例中，存儲器Z導(dǎo)通孔135、145內(nèi)的互連件包含128位數(shù)據(jù)總線。在一些實施例中，處理模塊160包含處理器162、164、166及168，所述處理器是使用處理器Z導(dǎo)通孔172、174、176及178而分別耦合到路由元件153、155、156及158。在一些實施例中，處理模塊160包含通用處理器或?qū)Ｓ眉呻娐?ASIC)。在一些實施例中，處理模塊160可包括單核處理器及/或多核處理器。
[0018]在一些實施例中，存儲器裝置110包含存儲器陣列110-1、110-2、110-3及110_4，每一存儲器陣列具有在邏輯上配置成若干行及若干列的存儲器單元。類似地，在一些實施例中，存儲器裝置120包含存儲器陣列120-1、120-2、120-3及120-4，每一存儲器陣列具有在邏輯上配置成若干行及若干列的存儲器單元。接口裝置150將存儲器命令提供到存儲器裝置110及120內(nèi)的選定存儲器地址。在一些實施例中，存儲器裝置110、120包含動態(tài)隨機存取存儲器(DRAM)裝置。在一些實施例中，接口裝置150包含經(jīng)配置以執(zhí)行DRAM定序的電路。
[0019]在一些實施例中，接口裝置150經(jīng)配置以基于存儲器裝置110及120中使用的DRAM的類型而實施刷新方案以控制錯誤率。在自動刷新序列作用于存儲器地址上期間，從命令解碼器供應(yīng)用于讀取及重寫的啟動脈沖以及指示原始狀態(tài)的預(yù)充電脈沖，且向所述DRAM施加時鐘信號。為避免數(shù)據(jù)丟失，必須定期地讀取DRAM(動態(tài)隨機存取存儲器)的存儲器單元且然后將其內(nèi)容重寫，此稱作存儲器單元的“刷新”。在一些實施例中，接口裝置150經(jīng)配置以基于存儲器裝置110及120中每一者的特定信號特性而操作刷新方案以控制錯誤率。
[0020]在一些實施例中，接口裝置150經(jīng)配置以對包含于存儲器裝置110及120內(nèi)的多個存儲器陣列操作不良單元恢復(fù)方案。在一些實施例中，接口裝置150為可編程的且經(jīng)配置以基于鄰近于其安置的存儲器裸片的類型而操作。在一些實施例中，接口裝置150經(jīng)配置以對多個存儲器陣列110-1、110-2、110-3及110-4操作不良單元恢復(fù)方案。在一些實施例中，接口裝置150包含模式產(chǎn)生器，所述模式產(chǎn)生器經(jīng)配置以產(chǎn)生用于存儲器裝置110及120的測試及診斷分析的測試模式信號。
[0021]在一些實施例中，接口裝置150充當互連裝置及I/O驅(qū)動器。在一些實施例中，接口裝置150包含DRAM裸片內(nèi)存在的傳統(tǒng)功能塊，例如I/O墊、延遲鎖定回路(DLL)電路及提供讀取及寫入指針、存儲及控制邏輯的先進先出(FIFO)電路。將這些功能塊從所述DRAM裸片轉(zhuǎn)移到接口裝置150中允許所述DRAM的存儲面積的增加。
[0022]在一些實施例中，接口裝置150借助例如圖3中所示的貫通晶片互連件(TWI)的獨立互連件而耦合到32個不同的存儲器裝置(每一存儲器裝置具有數(shù)個存儲器陣列；可能有其它數(shù)目個裝置)。在一些實施例中，接口裝置150耦合到經(jīng)配置以基于最終用戶應(yīng)用而提供不同類型的互連的一組TWI。在一些實施例中，所述組TWI 321穿過提供于存儲器陣列110-1及110-2內(nèi)的存儲器Z導(dǎo)通孔322、323。在一些實施例中，所述TWI可經(jīng)配置以提供不同類型的DRAM與接口裝置150之間的連接性。
[0023]在一些實施例中，接口裝置150經(jīng)配置以在接口裝置150與所述DRAM之間發(fā)射及接收測試模式信號以計算每一互連件的最優(yōu)時序級。在一些實施例中，接口裝置150可具有實現(xiàn)外部系統(tǒng)互連的任一數(shù)目(例如，8、16、32、64、128等)個I/O墊。在一些實施例中，在接口裝置150的I/O端子與DRAM之間發(fā)射并接收測試模式信號，且執(zhí)行訓(xùn)練算法以計算每一輸入/輸出連接的最優(yōu)時序。
[0024]在一些實施例中，接口裝置150經(jīng)配置以在存儲器裝置110、120與處理器模塊160之間的數(shù)據(jù)通信期間執(zhí)行錯誤校驗及校正(ECC)。
[0025]在一些實施例中，接口裝置150內(nèi)的DRAM控制器151及快閃控制器152經(jīng)配置以通過在128位數(shù)據(jù)總線上提供信號來控制存儲器裝置110、120。在一些實施例中，提供于Z導(dǎo)通孔135及145內(nèi)的數(shù)據(jù)總線可具有不同于128個位的寬度。在一些實施例中，提供到存儲器裝置110、120的存儲器命令包含導(dǎo)致以下操作的命令:使用穿過Z導(dǎo)通孔135、145的128位數(shù)據(jù)總線將數(shù)據(jù)寫入到存儲器裝置110、120內(nèi)的存儲器單元的編程操作、從存儲器裝置110、120內(nèi)的存儲器單元讀取數(shù)據(jù)的讀取操作及從存儲器裝置110、120內(nèi)的存儲器單元的全部或一部分擦除數(shù)據(jù)的擦除操作。
[0026]在一些實施例中，存儲器裝置110、120包含快閃存儲器裝置。在一些實施例中，存儲器裝置110、120中的存儲器陣列內(nèi)的存儲器單元可布置成NAND快閃存儲器布置。在一些實施例中，存儲器裝置110、120中的存儲器陣列內(nèi)的存儲器單元可包含布置成NOR快閃存儲器布置的快閃存儲器單元。
[0027]在一些實施例中，存儲器裝置110、120、接口裝置150及處理器模塊160包含于相同電子封裝中。在一些實施例中，處理器模塊160駐存于與存儲器裝置110、120及接口裝置150的封裝不同的封裝中。
[0028]在一些實施例中，存儲器裝置110、120堆疊于接口裝置150的一個側(cè)上且處理器模塊160以三維方式定位于接口裝置150的另一側(cè)上。在一些實施例中，所述存儲器陣列可借助標準的可變寬度連接而與接口裝置150介接。此將允許不同類型/大小的存儲器陣列連接到接口裝置150。在一些實施例中，所述接口裝置的每一側(cè)可具有規(guī)則的導(dǎo)通孔陣列。在一些實施例中，一群組導(dǎo)通孔可含有一存儲器通道，所述存儲器通道可用于耦合到處理器模塊160。在一些實施例中，用戶可針對給定處理器模塊設(shè)計需要多少個存儲器通道。
[0029]圖2圖解說明根據(jù)本發(fā)明一些實施例的存儲器系統(tǒng)200的俯視圖。存儲器系統(tǒng)200(其可與圖1的存儲器系統(tǒng)100類似或相同)包含具有安置于其上的存儲器裝置220、230、240及250的襯底210。在一些實施例中，存儲器裝置220、230、240及250中的每一者可包含多個存儲器陣列260。在一些實施例中，存儲器裝置220、230、240及250中的每一者包含易失性存儲器裝置、非易失性存儲器裝置或兩者的組合。舉例來說，存儲器裝置220、230,240及250可包含DRAM裝置、靜態(tài)隨機存取存儲器(SRAM)裝置、快閃存儲器裝置或這些存儲器裝置的組合。在一些實施例中，在存儲器裝置220、230、240及250周圍提供局部導(dǎo)通孔270，所述導(dǎo)通孔提供供貫通晶片互連件耦合可安置于襯底260上面及下面的其它裝置(例如圖1中所示的接口裝置150、處理器模塊160)的路徑。
[0030]圖3圖解說明根據(jù)本發(fā)明一些實施例與圖1中所示的存儲器系統(tǒng)類似的存儲器系統(tǒng)300的透視圖。存儲器系統(tǒng)300包含具有焊料球344矩陣的襯底310、接口裝置150、第一存儲器陣列110-1、第二存儲器陣列110-2、第三存儲器陣列120-1及第四存儲器陣列120-2。在一些實施例中，第一存儲器陣列110-1安置于第二存儲器陣列110-2上，且第二存儲器陣列110-2安置于接口裝置150上。在一些實施例中，第三存儲器陣列120-1安置于第四存儲器陣列120-2上，且第四存儲器陣列120-2安置于接口裝置150上。第一存儲器陣列110-1耦合到貫通晶片互連件(TWI) 321，所述貫通晶片互連件又耦合到接口裝置150。在一些實施例中，TWI 321穿過第二存儲器陣列110-2內(nèi)的一組導(dǎo)通孔322以與接口裝置150連接。在一些實施例中，TWI 321穿過接口裝置150內(nèi)的一組導(dǎo)通孔323以連接到襯底310內(nèi)的裝置。在一些實施例中，第二存儲器陣列110-2使用連接引腳326而耦合到接口裝置150。在一些實施例中，連接引腳330以通信方式耦合存儲器陣列120-2與接口裝置150且TWI 325以通信方式耦合存儲器陣列120-1與接口裝置150。在一些實施例中，連接引腳332允許嵌入于接口裝置150內(nèi)的路由元件152到158與嵌入于襯底160內(nèi)的其它裝置(例如處理器162到168)之間的通信。在一些實施例中，襯底1600可包含具有以通信方式耦合到接口裝置150的電路的電路板。
[0031]在一些實施例中，存儲器系統(tǒng)300可包含于計算機(例如，桌上型計算機、膝上型計算機、手持式裝置、服務(wù)器、Web器具、路由元件等)、無線通信裝置(例如，蜂窩式電話、無繩電話、尋呼機、個人數(shù)字助理等)、計算機相關(guān)外圍設(shè)備(例如，打印機、掃描儀、監(jiān)視器等)、娛樂裝置(例如，電視、無線電設(shè)備、立體聲設(shè)備、磁帶播放器、光盤播放器、DVD播放器、盒式錄像機、DVD記錄器、攝錄像機、數(shù)碼相機、MP3(運動圖像專家組，音頻層3)播放器、視頻游戲、表等及類似裝置中。
[0032]圖4圖解說明根據(jù)本發(fā)明一些實施例與圖1中所示的系統(tǒng)類似的系統(tǒng)400的橫截面圖。系統(tǒng)400包含:封裝402，其具有封裝402內(nèi)的接口裝置150 ;處理器模塊406，其使用焊料球408矩陣而附接到封裝402 ;及存儲器裝置410。在一些實施例中，存儲器裝置410包含存儲器陣列410-1、410-2、存儲器緩沖器430及將存儲器陣列410-1、410-2連接到存儲器緩沖器430的TWI 412-1、412-2。在一些實施例中，處理器模塊406包含處理器162到168。在一些實施例中，存儲器裝置410包含與110-1、110-2、110-3及110-4類似的存儲器陣列。在一些實施例中，存儲器裝置410包含與120-1、120-2、120-3及120-4類似的存儲器陣列。
[0033]在一些實施例中，接口裝置150安置于處理器406上且存儲器裝置410安置于接口裝置150上。在一些實施例中，封裝402可包含電路板403，且接口裝置150安置于電路板403上，且存儲器裝置410安置于接口裝置150上。在一些實施例中，存儲器裝置410使用窄高速總線420而以通信方式耦合到處理器406。在一些實施例中，所述窄高速總線經(jīng)配置而以128GB/S傳送數(shù)據(jù)。在一些實施例中，窄高速總線420實現(xiàn)具有用于讀取數(shù)據(jù)的64GB/s及用于寫入數(shù)據(jù)的64GB/S的全雙工通信。[0034]在一些實施例中，封裝402附接到焊料球404矩陣，所述焊料球矩陣使系統(tǒng)400能夠安裝于具有其它裝置的電路板上。在一些實施例中，存儲器裝置410附接到用于將存儲器裝置410以通信方式耦合到封裝402的焊料球414矩陣。
[0035]在一些實施例中，接口裝置150充當互連裝置及I/O驅(qū)動器。在一些實施例中，接口裝置150包含DRAM裸片內(nèi)存在的傳統(tǒng)功能塊，例如I/O墊、延遲鎖定回路(DLL)電路及提供讀取及寫入指針、存儲及控制邏輯的先進先出(FIFO)電路。將所屬領(lǐng)域的技術(shù)人員熟知的這些功能塊從所述DRAM裸片轉(zhuǎn)移到接口裝置150中可允許所述DRAM裸片的存儲面積的增加。
[0036]在一些實施例中，接口裝置150借助獨立互連件(例如圖4中所示的TWI)耦合到32個不同的存儲器裝置(每一存儲器裝置具有數(shù)個存儲器陣列；可能有其它數(shù)目個裝置)。在一些實施例中，接口裝置150耦合到經(jīng)配置以基于最終用戶應(yīng)用而提供不同類型的互連的一組TWI。在一些實施例中，所述TWI可經(jīng)配置以提供獨立群組DRAM與接口裝置150之間的連接性。
[0037]在一些實施例中，接口裝置150經(jīng)配置以在接口裝置150與所述DRAM之間發(fā)射并接收測試模式信號以計算每一互連件的最優(yōu)時序級。在一些實施例中，接口裝置150可具有實現(xiàn)外部系統(tǒng)互連的任一數(shù)目(例如，8、16、32、64、128等)個I/O墊。在一些實施例中，在接口裝置150的I/O端子與DRAM之間發(fā)射并接收測試模式信號，且執(zhí)行訓(xùn)練算法以計算每一輸入/輸出連接的最優(yōu)時序。
[0038]在一些實施例中，接口裝置150經(jīng)配置以執(zhí)行系統(tǒng)400內(nèi)的功率管理，其中接口裝置150是在足以防止在接口裝置150與存儲器裝置410之間的通信中產(chǎn)生錯誤位的電壓下操作的。
[0039]在一些實施例中，接口裝置150經(jīng)配置以在存儲器裝置410與處理器模塊406之間的數(shù)據(jù)通信期間執(zhí)行錯誤檢測及/或校正。在一些實施例中，接口裝置150經(jīng)配置以通過在預(yù)先確定的某一電壓下操作而執(zhí)行系統(tǒng)400的功率管理，使得在所述電壓下不產(chǎn)生錯誤位。
[0040]在一些實施例中，接口裝置150包含診斷及內(nèi)置自我測試(BIST)模塊152。在一些實施例中，所述BIST模塊耦合到維護總線154，所述維護總線耦合于接口裝置150與存儲器裝置410之間。在一些實施例中，所述BIST模塊經(jīng)配置以通過維護總線154將從用戶接收的命令信號及數(shù)據(jù)發(fā)送到存儲器裝置410。在一些實施例中，維護總線154也用于接收診斷測試的結(jié)果。在一些實施例中，診斷及BIST模塊152產(chǎn)生控制信號且轉(zhuǎn)發(fā)用戶供應(yīng)的命令及數(shù)據(jù)信號以實施用戶的命令。舉例來說，診斷及BIST模塊152可調(diào)用模式產(chǎn)生器程序或硬件模塊以根據(jù)用戶的命令及數(shù)據(jù)開始產(chǎn)生測試模式，且還將用戶提供的存儲器命令轉(zhuǎn)發(fā)到定序器156以供轉(zhuǎn)換成控制信號，所述控制信號將施加到存儲器裝置410以用于實施對存儲器裝置410的診斷操作。
[0041]圖5A圖解說明根據(jù)本發(fā)明各種實施例圖1中所示的存儲器系統(tǒng)中使用的命令包的數(shù)據(jù)結(jié)構(gòu)500。在一些實施例中，用戶可使用“讀取”及“寫入”包介接到存儲器系統(tǒng)110及120。換句話說，在接口裝置150后面虛擬化存儲器裝置(舉例來說，DRAM)的實際操作。在一些實施例中，使用單獨的讀取及寫入通道(上行鏈路及下行鏈路)來發(fā)送存儲器命令及數(shù)據(jù)。在一些實施例中，數(shù)據(jù)結(jié)構(gòu)500含有各種字段，所述字段包含:請求ID數(shù)位502、有效指示符數(shù)位504、標頭數(shù)位506、標尾數(shù)位508、命令數(shù)位51 O、地址數(shù)位512及CRC (循環(huán)冗余碼)/ECC(錯誤校正碼)數(shù)位514。在一些實施例中，請求ID數(shù)位502用于識別發(fā)送命令數(shù)位510的發(fā)送器的地址。在一些實施例中，所述請求ID數(shù)位用于重新排序返回到所述發(fā)送器的數(shù)據(jù)。在一些實施例中，有效指示符數(shù)位504用于指示被轉(zhuǎn)移的數(shù)據(jù)的有效性。在一些實施例中，標頭數(shù)位506用于識別數(shù)據(jù)塊轉(zhuǎn)移的開始且標尾數(shù)位508用于識別數(shù)據(jù)塊轉(zhuǎn)移的結(jié)束。在一些實施例中，所述命令位用于讀取、寫入或配置存儲器裝置110、120。在一些實施例中，地址數(shù)位512含有用于將數(shù)據(jù)路由到存儲器裝置110、120內(nèi)的存儲器位置的X、Y地址，其中X將指示發(fā)送實體地址且Y將指示接收實體地址。在一些實施例中，CRC/ECC數(shù)位用于提供錯誤檢測及校正。
[0042]圖5B圖解說明根據(jù)本發(fā)明各種實施例圖1中所示的存儲器系統(tǒng)中使用的數(shù)據(jù)包的數(shù)據(jù)結(jié)構(gòu)520。在一些實施例中，數(shù)據(jù)結(jié)構(gòu)520含有各種字段，所述字段包含:請求ID數(shù)位522、有效指示符數(shù)位524、標頭數(shù)位526、標尾數(shù)位528、數(shù)據(jù)數(shù)位530及CRC (循環(huán)冗余碼)/ECC(錯誤校正碼)數(shù)位532。在一些實施例中，請求ID數(shù)位522用于識別發(fā)送數(shù)據(jù)數(shù)位530的發(fā)送器的地址。在一些實施例中，有效指示符數(shù)位504用于指示被轉(zhuǎn)移的數(shù)據(jù)數(shù)位530的有效性。在一些實施例中，標頭數(shù)位526用于識別數(shù)據(jù)塊轉(zhuǎn)移的開始且標尾數(shù)位528用于識別數(shù)據(jù)塊轉(zhuǎn)移的結(jié)束。在一些實施例中，數(shù)據(jù)數(shù)位字段530所表示的數(shù)據(jù)寬度可編程到32、64、128個數(shù)位中的任一者。在一些實施例中，CRC/ECC數(shù)位用于提供錯誤檢測及校正。
[0043]在一些實施例中，可基于路由器元件以通信方式耦合到的存儲器裝置的存儲器范圍來編程所述路由器元件。在一些實施例中，第一包在存儲器系統(tǒng)與接口裝置之間建立連接直到“結(jié)束/標尾”包抵達為止。
[0044]圖6圖解說明根據(jù)本發(fā)明一些實施例圖1及圖4中所示系統(tǒng)的操作的方法600的流程圖。在602處，方法600包含在處理器模塊160中的多個處理器與接口裝置150中的多個路由元件之間發(fā)送及接收數(shù)據(jù)。在604處，方法600包含使用接口裝置150中的多個路由元件將數(shù)據(jù)路由到至少一個存儲器裝置內(nèi)的多個存儲器陣列。在606處，方法600包含將數(shù)據(jù)存儲于所述多個存儲器陣列中。在一些實施例中，在606處，所述方法包含將所述數(shù)據(jù)存儲于DRAM陣列中。在一些實施例中，在606處，所述方法包含將所述數(shù)據(jù)存儲于NAND快閃陣列中。在一些實施例中，在606處，所述方法包含將所述數(shù)據(jù)存儲于NOR快閃陣列中。在608處，方法600包含使用提供于接口裝置及/或至少一個存儲器裝置的導(dǎo)通孔中的多個貫通晶片互連件從所述多個存儲器陣列中檢索數(shù)據(jù)，所述接口裝置位于至少一個存儲器裝置上面或下面且耦合到所述至少一個存儲器裝置。在610處，方法600包含使用所述多個路由元件及互連件將所檢索的數(shù)據(jù)路由到所述處理器模塊中的多個處理器。在一些實施例中，所述多個處理器經(jīng)由高速芯片到芯片互連件420而與存儲器裝置110、120通信。在一些實施例中，存儲器裝置110、120還可使用類似高速芯片到芯片互連件而彼此耦合。在一些實施例中，所述高速芯片到芯片互連件經(jīng)配置而以128GB/S傳送數(shù)據(jù)。在一些實施例中，高速芯片到芯片互連件420實現(xiàn)具有用于讀取數(shù)據(jù)的64GB/S及用于寫入數(shù)據(jù)的64GB/s的全雙工通信。
[0045]在一些實施例中，接口裝置150經(jīng)配置以基于存儲于在存儲器裝置110、120與多個處理器162到168之間交換的包數(shù)據(jù)內(nèi)的命令而使用多個路由裝置151到159將存儲器裝置110、120內(nèi)的多個存儲器陣列以通信方式耦合到多個處理器162到168。
[0046]圖7圖解說明顯示根據(jù)本發(fā)明一些實施例耦合到處理器模塊的存儲器系統(tǒng)的示意圖700。圖7包含系統(tǒng)710，所述系統(tǒng)包含與圖7中所示的處理器模塊及存儲器裝置類似的多個處理器模塊406及多個存儲器裝置410。在一些實施例中，鄰近于處理器模塊406的存儲器裝置410使用窄高速總線420而耦合到最靠近其的處理器模塊406。在一些實施例中，圖7中所示的存儲器裝置410可呈立方體結(jié)構(gòu)且使用窄高速總線420而耦合到四個鄰近的立方體存儲器裝置。在一些實施例中，窄高速總線420經(jīng)配置而以128GB/S傳送數(shù)據(jù)。在一些實施例中，窄高速總線420實現(xiàn)具有用于讀取數(shù)據(jù)的64GB/S及用于寫入數(shù)據(jù)的64GB/s的全雙工通信。
[0047]除實現(xiàn)與常規(guī)設(shè)計相比更高的存儲器陣列密度以外，本文所揭示的設(shè)備、系統(tǒng)及方法還可實現(xiàn)在存取存儲器陣列時增加的速度及吞吐量。因此，在一些實施例中，還減小了DRAM裸片大小。另外，使用貫通晶片互連件允許較大數(shù)目個互連件，所述互連件橫跨較短距離且因此改進由所述互連件建立的每一連接的速度。此外，本文所揭示的設(shè)備、系統(tǒng)及方法實現(xiàn)耦合到存儲器陣列的處理器，所述存儲器陣列因在設(shè)計上改進了堆積密度而能夠以減少的等待時間處置更多帶寬。
[0048]形成本文一部分的附圖通過圖解說明而非限定的方式顯示其中可實踐本發(fā)明標的物的具體實施例。所圖解說明的實施例經(jīng)足夠詳細地描述以使所屬領(lǐng)域的技術(shù)人員者能夠?qū)嵺`本文所揭示的教示內(nèi)容?？墒褂闷渌鼘嵤├铱蓮乃鰧嵤├龑?dǎo)出其它實施例，使得可在不背離本發(fā)明范圍的情況下做出結(jié)構(gòu)性及邏輯替代及改變。因此，不應(yīng)將此詳細描述視為具有限定性意義，且 各種實施例的范圍僅由所附權(quán)利要求書及此權(quán)利要求書所被授權(quán)的等效內(nèi)容的完全范圍界定。
[0049]盡管本文已圖解說明并描述了若干具體實施例，但旨在達成相同目的的任一配置均可替代所示的具體實施例。本發(fā)明打算涵蓋各種實施例的任一及所有改編或變化。在研習(xí)以上描述后，所屬領(lǐng)域的技術(shù)人員將明了以上實施例的組合及本文未具體描述的其它實施例。
[0050]提供本發(fā)明的摘要以符合37 C.F.R.§ 1.72 (b)，其需要將允許讀者快速明確技術(shù)揭示內(nèi)容的本質(zhì)的摘要。提交本摘要是基于以下理解:其并非用于解釋或限定權(quán)力要求書的范圍或含義。在前述詳細描述中，出于簡化本發(fā)明的目的，將各種特征一起組合于單個實施例中。不應(yīng)將本發(fā)明的此方法解釋為需要比每一技術(shù)方案中所明確列舉的特征更多的特征。而是，發(fā)明性標的物可存在于少于單個所揭示實施例的所有特征中。因此，以上權(quán)利要求書特此并入到詳細描述中，其中每一技術(shù)方案自身作為單獨實施例。
[0051]方法、設(shè)備及系統(tǒng)已揭示可增加給定水平空間內(nèi)的存儲器容量的存儲器裝置連接方案。各種實施例包含襯底、安置于所述襯底上的接口裝置、安置于所述接口裝置上具有多個存儲器陣列的第一存儲器裸片，其中所述第一存儲器裸片耦合到多個貫通晶片互連件(TffI)。各種實施例包含安置于所述第一存儲器裸片上具有多個存儲器陣列的第二存儲器裸片，所述第二存儲器裸片包含多個導(dǎo)通孔，其中所述多個導(dǎo)通孔經(jīng)配置以允許所述多個TffI穿過所述第二存儲器裸片。所述第二存儲器裸片又可耦合到第二多個TWI，且所述接口裝置可用于通過使用所述第一及第二多個TWI以通信方式耦合所述第一存儲器裸片及所述第二存儲器裸片。另外，所述接口裝置包含多個路由元件，所述路由元件使用所述多個貫通晶片互連件以通信方式耦合所述第一存儲器裸片及第二存儲器裸片與多個處理器。
[0052]一個或一個以上實施例提供用于互連存儲器裝置的經(jīng)改進機制。此外，本文所描述的各種實施例可改進存儲器裝置內(nèi)一些存儲器陣列的密度，且因此減小存儲器裝置的大小。
【權(quán)利要求】
1.一種使用包括處理器模塊、接口裝置以及存儲器裝置的電子封裝的方法，所述方法包括: 在所述接口裝置處從所述處理器模塊接收包數(shù)據(jù)； 基于提供于所述包數(shù)據(jù)內(nèi)的地址而使用所述接口裝置中的多個路由元件路由所述所接收的包數(shù)據(jù)； 基于提供于所述包數(shù)據(jù)內(nèi)的存儲器命令而從所述電子封裝的至少一個存儲器裝置的多個存儲器陣列中檢索所存儲的數(shù)據(jù)；及 使用所述多個路由元件將所檢索的所存儲數(shù)據(jù)路由到所述處理器模塊。
2.根據(jù)權(quán)利要求1所述的方法，其中從所述多個存儲器陣列中檢索所存儲的數(shù)據(jù)包括從多個DRAM存儲器陣列中檢索所存儲的數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的方法，其包括定序所述多個DRAM存儲器陣列的至少一個存儲器陣列。
4.根據(jù)權(quán)利要求1所述的方法，其包括管理所述接口裝置和所述多個存儲器陣列的功率以保持經(jīng)配置以減輕錯誤位產(chǎn)生的電壓。
5.根據(jù)權(quán)利要求4所述的方法，其中管理功率包括保持經(jīng)配置以減輕錯誤位產(chǎn)生的供應(yīng)電壓。
6.根據(jù)權(quán)利要求1所述的方法，其包括使用所述接口裝置的輸出驅(qū)動器來驅(qū)動所述接口裝置的輸出。
7.根據(jù)權(quán)利要求1所述的方法，其包括以基于所述存儲器裝置中使用的陣列的類型而實施刷新方案以控制錯誤率。
8.根據(jù)權(quán)利要求1所述的方法，其包括在所述至少一個存儲器裸片與所述處理器模塊之間的數(shù)據(jù)通信期間執(zhí)行錯誤校驗及校正(ECC)。
【文檔編號】G06F13/16GK103761204SQ201310628843
【公開日】2014年4月30日 申請日期:2009年2月18日 優(yōu)先權(quán)日:2008年2月19日
【發(fā)明者】喬·M·杰德羅 申請人:美光科技公司