專利名稱：加載處理電路、方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及半導(dǎo)體技術(shù)，尤其涉及一種加載處理電路、方法和系統(tǒng)。
背景技術(shù)：
聯(lián)合測試工作組(Joint Test Action Group,以下縮寫為JTAG)主要應(yīng)用于電路的邊界掃描測試和可編程芯片的在線系統(tǒng)編程。在JTAG器件擁有外掛存儲設(shè)備，例如串行外圍接口(Serial Peripheral Interface,以下縮寫為SPI)快閃(FLASH)存儲設(shè)備等器件時，可以通過掃描JTAG器件中的控制器來對存儲設(shè)備進(jìn)行加載。在實(shí)現(xiàn)本發(fā)明實(shí)施例的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中在通過掃描JTAG器件中的控制器來對存儲設(shè)備進(jìn)行加載時，需要對JTAG器件的各個管腳進(jìn)行掃描，并通過控制各管腳的O、I序列，完成對如SPI FLASH存儲設(shè)備的程序加載過程，從而造成了加載時間較長的問題，降低了加載的效率。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)的上述缺陷，本發(fā)明實(shí)施例提供一種加載處理電路、方法和系統(tǒng)，以提聞對存儲設(shè)備進(jìn)行程序加載的效率。本發(fā)明實(shí)施例第一方面是提供一種加載處理電路，其特征在于，還包括通道選擇模塊，分別與控制器，JTAG從節(jié)點(diǎn)和存儲設(shè)備相連接，用于在所述JTAG從節(jié)點(diǎn)中的低電平有效TRST接口輸出的復(fù)位信號為低電平時，將所述控制器與所述存儲設(shè)備相連接；時序轉(zhuǎn)換模塊，分別與所述JTAG從節(jié)點(diǎn)和所述通道選擇模塊相連接，用于對所述JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，其中，所述時序轉(zhuǎn)換處理后的TMS信號的時序與所述存儲設(shè)備的低電平有效CS接口對應(yīng)的信號的時序相同；所述通道選擇模塊，還用于在所述復(fù)位信號為高電平時，斷開所述控制器與所述存儲設(shè)備之間的連接，并將所述JTAG從節(jié)點(diǎn)中的TDI接口相應(yīng)的TDI信號、所述JTAG從節(jié)點(diǎn)中的TCK接口相應(yīng)的TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號分別輸入給所述存儲設(shè)備的SI接口、SCK接口和低電平有效CS接口，以供所述存儲設(shè)備根據(jù)TDI信號、TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號進(jìn)行加載處理。在第一種可能的實(shí)現(xiàn)方式中，所述通道選擇模塊包括第一MUX，所述第一MUX的第一數(shù)據(jù)輸入端與所述控制器的SCLK接口相連接，所述第一 MUX的第二數(shù)據(jù)輸入端與所述JTAG從節(jié)點(diǎn)的TCK接口相連接，所述第一 MUX的輸出端與所述存儲設(shè)備的SCK接口相連接，用于實(shí)現(xiàn)在所述復(fù)位信號為低電平時，選擇第一 MUX的第一數(shù)據(jù)輸入端與所述存儲設(shè)備的SCK接口對應(yīng)連接；當(dāng)所述復(fù)位信號為高電平時，選擇第一 MUX的第二數(shù)據(jù)輸入端與所述存儲設(shè)備的SCK接口對應(yīng)連接；第二 MUX，所述第二 MUX的第一數(shù)據(jù)輸入端與所述控制器的MOSI接口相連接，所述第二 MUX的第二數(shù)據(jù)輸入端與所述JTAG從節(jié)點(diǎn)的TDI接口相連接，所述第二 MUX的輸出端與所述存儲設(shè)備的SI接口相連接，用于實(shí)現(xiàn)在所述復(fù)位信號為低電平時，選擇第二 MUX的第一數(shù)據(jù)輸入端與所述存儲設(shè)備的SI接口對應(yīng)連接；當(dāng)所述復(fù)位信號為高電平時，選擇第二 MUX的第二數(shù)據(jù)輸入端與所述存儲設(shè)備的SI接口對應(yīng)連接；第三MUX，所述第三MUX的第一數(shù)據(jù)輸入端與所述控制器的低電平有效SS接口相連接，所述第三MUX的第二數(shù)據(jù)輸入端與或門的輸出端相連接，所述第三MUX的輸出端與所述存儲設(shè)備的低電平有效CS接口相連接，用于實(shí)現(xiàn)在所述復(fù)位信號為低電平時，選擇第三MUX的第一數(shù)據(jù)輸入端與所述存儲設(shè)備的低電平有效CS接口對應(yīng)連接；當(dāng)所述復(fù)位信號為高電平時，選擇第三MUX的第二數(shù)據(jù)輸入端與所述存儲設(shè)備的低電平有效CS接口對應(yīng)連接。結(jié)合第一方面的第一種可能的實(shí)現(xiàn)方式，在第二種可能的實(shí)現(xiàn)方式中，所述時序轉(zhuǎn)換模塊包括第一 D觸發(fā)器，所述第一 D觸發(fā)器的D輸入端與所述TMS接口相連接，用于根據(jù)所述TCK接口輸出的TCK信號對所述TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第一TMS信號，并將所述第一 TMS信號輸出；第二 D觸發(fā)器，所述第二 D觸發(fā)器的D輸入端與所述第一 D觸發(fā)器的Q輸出端相連接，用于接收所述第一 D觸發(fā)器的Q輸出端輸出的所述第一 TMS信號，獲取所述第二 D觸發(fā)器的Q輸出端輸出的第二 TMS信號，所述第二 TMS信號為所述第二 D觸發(fā)器根據(jù)所述TCK接口輸出的TCK信號對所述第一 TMS信號進(jìn)行時序轉(zhuǎn)換處理后的信號；第三D觸發(fā)器，所述第三D觸發(fā)器的D輸入端與所述第二 D觸發(fā)器的Q輸出端相連接，用于接收所述第二 D觸發(fā)器的Q輸出端輸出的所述第二 TMS信號，獲取所述第三D觸發(fā)器的Q輸出端輸出的第三TMS信號，所述第三TMS信號為所述第三D觸發(fā)器根據(jù)所述TCK接口輸出的TCK信號對所述第二 TMS信號進(jìn)行時序轉(zhuǎn)換處理后的信號；所述或門，分別與所述第二 D觸發(fā)器的Q輸出端、所述第三D觸發(fā)器的Q輸出端和所述第三MUX相連接，用于對所述第二 TMS信號和所述第三TMS信號進(jìn)行相或處理，獲取相或處理后的TMS信號。結(jié)合第一方面的第一種可能的實(shí)現(xiàn)方式，在第三種可能的實(shí)現(xiàn)方式中，所述加載處理電路為CPLD。本發(fā)明實(shí)施例第二方面是提供一種加載處理方法，其特征在于，包括對JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，其中，所述時序轉(zhuǎn)換處理后的TMS信號的時序與存儲設(shè)備的低電平有效CS接口對應(yīng)的信號的時序相同；在所述JTAG從節(jié)點(diǎn)中的低電平有效TRST接口輸出的復(fù)位信號為高電平時，斷開控制器與所述存儲設(shè)備之間的連接，并將所述JTAG從節(jié)點(diǎn)中的TDI接口相應(yīng)的TDI信號、所述JTAG從節(jié)點(diǎn)中的TCK接口相應(yīng)的TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號分別輸入給所述存儲設(shè)備的SI接口、SCK接口和低電平有效CS接口，以供所述存儲設(shè)備根據(jù)TDI信號、TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號進(jìn)行加載處理。在第一種可能的實(shí)現(xiàn)方式中，所述對JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，包括
根據(jù)所述TCK接口輸出的TCK信號，對所述JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第一 TMS信號；根據(jù)所述TCK接口輸出的TCK信號，對所述第一 TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第二 TMS信號；根據(jù)所述TCK接口輸出的TCK信號，對所述第二 TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第三TMS信號；對所述二 TMS信號和所述第三TMS信號進(jìn)行相或處理，獲取相或處理后的TMS信號。結(jié)合第二方面的第一種可能的實(shí)現(xiàn)方式，在第二種可能的實(shí)現(xiàn)方式中，還包括在所述JTAG從節(jié)點(diǎn)中的復(fù)位信號為低電平時，將控制器和所述存儲設(shè)備相連接。結(jié)合第二方面的第二種可能的實(shí)現(xiàn)方式，在第三種可能的實(shí)現(xiàn)方式中，還包括在所述JTAG從節(jié)點(diǎn)中的復(fù)位信號由低電平變?yōu)楦唠娖綍r，斷開所述控制器和所述存儲設(shè)備的連接。本發(fā)明實(shí)施例第三方面是提供一種加載處理系統(tǒng)，包括主控板和業(yè)務(wù)板，所述業(yè)務(wù)板包括JTAG器件，所述JTAG器件包括上述第一方面及第一方面的第一種可能和第二種可能的實(shí)現(xiàn)方式中任一項(xiàng)所述的加載處理電路，所述主控板與所述業(yè)務(wù)板通過JTAG控制總線相連接。本發(fā)明實(shí)施例第四方面是提供一種加載處理系統(tǒng)，包括管理板和業(yè)務(wù)板，所述業(yè)務(wù)板包括JTAG器件，所述JTAG器件包括上述第一方面及第一方面的第一種可能和第二種可能的實(shí)現(xiàn)方式中任一項(xiàng)所述的加載處理電路，所述管理板與所述業(yè)務(wù)板通過CAN總線相連接。本發(fā)明實(shí)施例提供的加載處理電路、方法和設(shè)備，通過時序轉(zhuǎn)換模塊和通道選擇模塊可實(shí)現(xiàn)利用JTAG快速模擬SPI時序，實(shí)現(xiàn)對外掛存儲設(shè)備程序的快速加載過程，能夠解決現(xiàn)有技術(shù)中加載時間長的問題，可以提高程序加載的效率。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明加載處理電路所基于的JTAG系統(tǒng)的架構(gòu)示意圖；圖2為本發(fā)明加載處理電路所基于的JTAG狀態(tài)轉(zhuǎn)換示意圖；圖3為本發(fā)明加載處理電路所基于的JTAG指令時序示意圖；圖4為本發(fā)明加載處理電路一個實(shí)施例的結(jié)構(gòu)示意圖；圖5為本發(fā)明加載處理電路另一個實(shí)施例的電路原理圖；圖6為現(xiàn)有技術(shù)SPI接口時序示意圖；圖7為現(xiàn)有JTAG時序與SPI時序的比較示意圖；圖8為本發(fā)明通過加載處理電路處理后的JTAG時序與SPI時序的比較示意圖；圖9為本發(fā)明加載處理方法一個實(shí)施例的流程圖10為本發(fā)明加載處理系統(tǒng)一個實(shí)施例的架構(gòu)不意圖；圖11為本發(fā)明加載處理系統(tǒng)另一個實(shí)施例的架構(gòu)不意圖。
具體實(shí)施例方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。圖1為本發(fā)明加載處理電路所基于的JTAG系統(tǒng)的架構(gòu)示意圖，如圖1所示，該JTAG系統(tǒng)包括系統(tǒng)主控板11上的處理器111和JTAG主節(jié)點(diǎn)112以及設(shè)備業(yè)務(wù)板12上的JTAG從節(jié)點(diǎn)121和JTAG器件122。各個部分是通過各部件上設(shè)置的JTAG接口依次連接。最后JTAG器件122可掛接存儲設(shè)備123 (例如SPI FLASH)實(shí)現(xiàn)對存儲設(shè)備的加載。具體的，處理器111可通過JTAG主節(jié)點(diǎn)112下發(fā)JTAG掃描指令；業(yè)務(wù)板上JTAG從節(jié)點(diǎn)121，用于與主控板上的JTAG主節(jié)點(diǎn)112對接；JTAG從節(jié)點(diǎn)121輸出的掃描鏈，掛接JTAG器件122，JTAG器件122中包含對JTAG從節(jié)點(diǎn)121的信號進(jìn)行加載處理的電路，存儲設(shè)備123例如SPI FLASH存儲器掛接在業(yè)務(wù)板12上的JTAG器件122的SPI接口上，所述加載處理的電路主要完成JTAG信號時序到存儲設(shè)備輸入信號時序例如SPI時序的變換，使通過系統(tǒng)JTAG可對其進(jìn)行程序加載。其中，JTAG接口信號有5根，分別為測試時鐘TCK (Test Clock)接口、測試數(shù)據(jù)輸入TDI (Test Data Input)接口、測試數(shù)據(jù)輸出TDO(Test Data Output)接口、測試模式選擇 TMS(Test Mode Select)接口和復(fù)位信號/TRST(Test Reset)接口。下面結(jié)合圖2和圖3對上述圖1中JTAG系統(tǒng)的程序掃描鏈的實(shí)現(xiàn)過程進(jìn)行詳細(xì)說明。圖2為本發(fā)明加載處理電路所基于的JTAG狀態(tài)轉(zhuǎn)換不意圖，如圖2所不,指令寄存器(instruction register, IR)用來保存當(dāng)前正在執(zhí)行的掃描鏈上的一條指令。當(dāng)執(zhí)行一條指令時，先把它從內(nèi)存取到數(shù)據(jù)寄存器(data register，DR)中，然后再傳送至IR。測試時在TCK的同步下，先由TMS確定測試模式是命令或數(shù)據(jù)，隨后從TDI/TD0測試數(shù)據(jù)輸入/測試數(shù)據(jù)輸出接口來測試該命令或數(shù)據(jù)，完成后再由TMS實(shí)現(xiàn)測試模式的退出，圖2中粗黑線為是掃描指令寄存器(scan IR，SIR)的狀態(tài)轉(zhuǎn)換軌跡。在具有JTAG接口芯片的復(fù)位或/TRST低電平有效時期時，JTAG測試過程處于“測試邏輯復(fù)位”狀態(tài)，在有效的TCK時鐘激勵下，如果TMS=I則狀態(tài)保留，否則狀態(tài)切換至“測試/空閑”狀態(tài)，該狀態(tài)切換在JTAG掃描初始化階段完成，完成后可發(fā)送JTAG指令或數(shù)據(jù)。測試狀態(tài)轉(zhuǎn)換示意圖有兩個類似的分支一個是DR有關(guān)的分支，包括“選擇DR掃描”、“加載DR”、“移位DR”、“退出1DR”、“暫停DR”、“退出2DR”、“更新DR”狀態(tài)；另一個是IR有關(guān)的分支，包括“選擇IR掃描”、“加載IR”、“移位IR”、“退出1IR”、“暫停IR”、“退出2IR”、“更新IR”狀態(tài)。以發(fā)送JTAG指令為例，首先保持TMS=O幾個周期保證處于“測試/空閑”狀態(tài)，隨后在TMS為O或I的控制下歷經(jīng)“選擇DR掃描”、“選擇IR掃描”、“加載IR”狀態(tài)后進(jìn)入“移位IR”狀態(tài)，此時TDI可輸入命令字；在輸入命令字過程中TMS=O,狀態(tài)保持為“移位IR”狀態(tài)，在完成輸入命令字后在TMS的控制下歷經(jīng)“退出1IR”、“更新IR”狀態(tài)后回到“測試/空閑”狀態(tài)。圖3為本發(fā)明加載處理電路所基于的JTAG指令時序示意圖，如圖3所示，JTAG采用執(zhí)行串行矢量格式(Serial Vector Format,以下縮寫為SVF)的腳本實(shí)現(xiàn)指令下達(dá)，SVF是一種用于說明高層IEEEl 149.1(JTAG)總線操作的語法規(guī)范。上述JTAG指令特指SVF規(guī)范中的指令。圖3中/TRST —直為高，表示上述圖2處于測試掃描階段。圖3中的“TestLogic/Reset”、“Run Test/ldle”、“SDS” “SIS” “CIR” “SIR” “EIR” “UIR，，分別對應(yīng)圖 2 中的“測試邏輯復(fù)位”、“測試/空閑”、“選擇DR掃描”、“選擇IR掃描”、“加載IR”、“移位IR”、“退出1IR”、“更新IR”狀態(tài)。圖中示出了各個狀態(tài)下TCK、TMS、TD1、TD0的相應(yīng)的時序。圖4為本發(fā)明加載處理電路一個實(shí)施例的結(jié)構(gòu)示意圖，結(jié)合上述圖1所示JTAG系統(tǒng)，如圖4所示，該加載處理電路設(shè)置在JTAG器件中，該電路包括通道選擇模塊401和時序轉(zhuǎn)換模塊402。具體的，通道選擇模塊401，分別與控制器，JTAG從節(jié)點(diǎn)和存儲設(shè)備相連接，用于在該JTAG從節(jié)點(diǎn)中的低電平有效TRST接口輸出的復(fù)位信號為低電平時，將該控制器與該存儲設(shè)備相連接；時序轉(zhuǎn)換模塊402，分別與該JTAG從節(jié)點(diǎn)和通道選擇模塊401相連接，用于對該JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，其中，該時序轉(zhuǎn)換處理后的TMS信號的時序與該存儲設(shè)備的低電平有效CS接口對應(yīng)的信號的時序相同，通道選擇模塊401，還用于在該復(fù)位信號為高電平時，斷開該控制器與該存儲設(shè)備之間的連接，并將該JTAG從節(jié)點(diǎn)中的TDI接口相應(yīng)的TDI信號、該JTAG從節(jié)點(diǎn)中的TCK接口相應(yīng)的TCK信號和該時序轉(zhuǎn)換處理后的TMS信號分別輸入給該存儲設(shè)備的SI接口、SCK接口和低電平有效CS接口，以供該存儲設(shè)備根據(jù)TDI信號、TCK信號和該時序轉(zhuǎn)換處理后的TMS信號進(jìn)行加載處理。優(yōu)選的，所述時序轉(zhuǎn)換模塊402可以為可編程邏輯器件，如復(fù)雜可編程邏輯器件(Complex Programmable Logic Device,CPLD)或類似的硬件芯片，也可用分立元件搭建來實(shí)現(xiàn)完成相應(yīng)信號的時序轉(zhuǎn)換的功能。將本實(shí)施例與現(xiàn)有技術(shù)中的加載過程對比可知，由于現(xiàn)有技術(shù)使用系統(tǒng)JTAG通過掃描控制器對SPI FLASH進(jìn)行加載時，需要對控制器的完整JTAG鏈進(jìn)行掃描，用以控制SPI接口的輸出或獲取SPI接口的輸入，即采用JTAG指令控制控制器的SPI接口信號實(shí)現(xiàn)SPI加載時序的模擬，每次掃描只能實(shí)現(xiàn)一次電平跳變，以TCK與SCK之間轉(zhuǎn)換為例，SCK頻率=TCK頻率+掃描鏈長+2。因?yàn)楝F(xiàn)有技術(shù)加載過程中一切以SCK的時鐘為基礎(chǔ)，因此現(xiàn)有技術(shù)中TCK到SCK之間轉(zhuǎn)換效率低下，直接導(dǎo)致加載效率的低下。如假設(shè)控制器的掃描鏈長500、掃描頻率5MHz、待加載SPI FLASH大小為32Mb、每2次掃描輸入或輸出lb，則讀取全部掃描鏈需要的時間為=500X2X32 + 5=6400秒&1. 78小時，另外，寫入時間比讀取時間還要長。而本發(fā)明直接采用TCK的頻率進(jìn)行加載，快速模擬的SCK頻率=TCK頻率，效率提升的幅度達(dá)到掃描鏈長X2的加速比，進(jìn)一步的，本發(fā)明的加載處理電路能在TCK加載頻率下，實(shí)現(xiàn)TMS時序到/CS時序的轉(zhuǎn)換(JTAG上其它信號的時序與其在SPI上對應(yīng)的信號的時序相同)，從而使得加載32Mb的SPI FLASH時間約為120秒，速度相比上述現(xiàn)有技術(shù)中通過掃描控制器加載例子中的讀取和寫入過程各1. 78小時，能夠提高100多倍，大大提升了加載效率。更為優(yōu)選的，控制器的MISO接口和JTAG從節(jié)點(diǎn)的TDO接口可以接收存儲設(shè)備的SO接口輸出的TDO信號，并分別使得控制器和JTAG從節(jié)點(diǎn)對該TDO信號進(jìn)行移位處理，以通過移位處理后的TDO信號對存儲設(shè)備進(jìn)行檢驗(yàn)。在本實(shí)施例中，在使用JTAG模擬SPI接口時序時，通過通道選擇模塊實(shí)現(xiàn)控制器與JTAG從節(jié)點(diǎn)中的TMS接口的隔離，以將JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號輸入到時序轉(zhuǎn)換模塊中，并通過時序轉(zhuǎn)換模塊對該TMS信號進(jìn)行時序轉(zhuǎn)換處理，以使時序轉(zhuǎn)換處理后的TMS信號的時序與存儲設(shè)備中的低電平有效CS接口對應(yīng)的信號的時序相同。本發(fā)明實(shí)施例直接采用TCK的頻率進(jìn)行加載，從而快速的實(shí)現(xiàn)了 TMS時序到/CS時序的轉(zhuǎn)換，使得JTAG能夠快速模擬SPI時序，提高了程序加載的效率。圖5為本發(fā)明加載處理電路另一個實(shí)施例的電路原理圖，如圖5所示，該加載處理電路50包括通道選擇模塊401和時序轉(zhuǎn)換模塊402 ;其中，通道選擇模塊401可以包括多個二選一數(shù)據(jù)選擇器(Multiplexer，以下縮寫為MUX)，具體包括第一 MUX31，該第一 MUX31的第一數(shù)據(jù)輸入端與控制器51的時鐘SCLK接口相連接，該第一 MUX31的第二數(shù)據(jù)輸入端與該JTAG從節(jié)點(diǎn)121的TCK接口相連接，該第一 MUX31的輸出端與該存儲設(shè)備123的SCK接口相連接，用于實(shí)現(xiàn)在該復(fù)位信號為低電平時，選擇第一 MUX31的第一數(shù)據(jù)輸入端與該存儲設(shè)備123的SCK接口對應(yīng)連接；當(dāng)該復(fù)位信號為高電平時，選擇第一 MUX31的第二數(shù)據(jù)輸入端與該存儲設(shè)備123的SCK接口對應(yīng)連接；第二 MUX32，該第二 MUX32的第一數(shù)據(jù)輸入端與該控制器51的MOSI (MasterOutput Slave Input)接口相連接，該第二 MUX32的第二數(shù)據(jù)輸入端與該JTAG從節(jié)點(diǎn)121的TDI接口相連接，該第二 MUX32的輸出端與該存儲設(shè)備123的SI接口相連接，用于實(shí)現(xiàn)在該復(fù)位信號為低電平時，選擇第二 MUX32的第一數(shù)據(jù)輸入端與該存儲設(shè)備123的SI接口對應(yīng)連接；當(dāng)該復(fù)位信號為高電平時，選擇第二 MUX32的第二數(shù)據(jù)輸入端與該存儲設(shè)備123的SI接口對應(yīng)連接；第三MUX33，該第三MUX33的第一數(shù)據(jù)輸入端與該控制器51的片選低電平有效SS接口相連接，該第三MUX33的第二數(shù)據(jù)輸入端與或門24的輸出端相連接，該第三MUX33的輸出端與該存儲設(shè)備123的低電平有效CS接口相連接，用于實(shí)現(xiàn)在該復(fù)位信號為低電平時，選擇第三MUX33的第一數(shù)據(jù)輸入端與該存儲設(shè)備123的低電平有效CS接口對應(yīng)連接；當(dāng)該復(fù)位信號為高電平時，選擇第三MUX33的第二數(shù)據(jù)輸入端與該存儲設(shè)備123的低電平有效CS接口對應(yīng)連接。其中，圖5中低電平有效SS接口用/SS表示，低電平有效CS接口用/CS表不。該時序轉(zhuǎn)換模塊402包括第一 D觸發(fā)器21，該第一 D觸發(fā)器21的D輸入端與該TMS接口相連接，用于根據(jù)該TCK接口輸出的TCK信號對該TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第一 TMS信號，并將該第一 TMS信號輸出；第二 D觸發(fā)器22,該第二 D觸發(fā)器22的D輸入端與該第一 D觸發(fā)器21的Q輸出端相連接，用于接收該第一 D觸發(fā)器21的Q輸出端輸出的該第一 TMS信號,獲取該第二 D觸發(fā)器22的Q輸出端輸出的第二 TMS信號，該第二 TMS信號為該第二 D觸發(fā)器22根據(jù)該TCK接口輸出的TCK信號對該第一 TMS信號進(jìn)行時序轉(zhuǎn)換處理后的信號；第三D觸發(fā)器23，該第三D觸發(fā)器23的D輸入端與該第二 D觸發(fā)器22的Q輸出端相連接，用于接收該第二 D觸發(fā)器22的Q輸出端輸出的該第二 TMS信號，獲取該第三D觸發(fā)器23的Q輸出端輸出的第三TMS信號，該第三TMS信號為該第三D觸發(fā)器23根據(jù)該TCK接口輸出的TCK信號對該第二 TMS信號進(jìn)行時序轉(zhuǎn)換處理后的信號；該或門24，分別與該第二 D觸發(fā)器22的Q輸出端、該第三D觸發(fā)器23的Q輸出端和該第三MUX33相連接，用于對該第二 TMS信號和該第三TMS信號進(jìn)行相或處理，獲取相或處理后的TMS信號。需要說明的是，該相或處理后的TMS信號即為上述時序轉(zhuǎn)換處理后的TMS信號。該控制器51 的 MISO (Master Input Slave Output)接 口和該 JTAG 從節(jié)點(diǎn) 121的TDO接口與存儲設(shè)備123的SO接口直接相連。在本實(shí)施例中，圖6為現(xiàn)有技術(shù)SPI接口時序示意圖。一般SPI FLASH接口信號有4 根，分別為串行輸入 SI (Serial Input)、串行輸出 SO (Serial Output)、時鐘 SCK (SerialClock)和片選/CS (Chip Select，低有效)，SPI接口時序如圖5所示，其中，CYCLE#為外部晶振的時鐘信號。在對SPI器件讀寫操作過程中，當(dāng)時鐘極性CPOL=O時SCK默認(rèn)電平為低，此時如果時鐘相位CPHA=O則MISO接口在時鐘上升沿采樣輸入，MOSI接口在時鐘下降沿輸出數(shù)據(jù)，如果CPHA=I則在時鐘下降沿采樣輸入，在時鐘上升沿輸出數(shù)據(jù)；當(dāng)CPOL=I時SCK默認(rèn)電平為高，此時如果CPHA=O則在時鐘下降沿采樣輸入，在時鐘上升沿輸出數(shù)據(jù)，如果CPHA=I則在時鐘上升沿采樣輸入，在時鐘下降沿輸出數(shù)據(jù)；在對SPI器件讀寫操作過程中必須保持片選/CS信號為低電平，用于使能選中該SPI器件。圖7為現(xiàn)有JTAG時序與SPI時序的比較示意圖，圖8為本發(fā)明通過加載處理電路處理后的JTAG時序與SPI時序的比較示意圖，如圖7所示，上半部為JTAG各信號時序，下半部為SPI各信號時序。圖7和圖8中的測試掃描階段各個狀態(tài)名稱“Test Logic/Reset”、“Run Test/ldle”、“SDS” “SIS” “CIR” “SIR” “EIR” “UIR”與圖 3 中的相同?？疾靾D 7 中JTAG時序與SPI時序圖，可以發(fā)現(xiàn)兩者非常相似，當(dāng)SPI時序的CPOL=O且CPHA=O時，除TMS在時序上無法滿足/CS的時序要求外，其他信號時序的對應(yīng)關(guān)系為TCK-SCK、TD1-MOSI,TDO-MISO,可見，若要實(shí)現(xiàn)通過JTAG接口對SPI接口 FLASH程序的加載，將JTAG接口中的TMS在時序上進(jìn)行轉(zhuǎn)換，使之與SPI接口的/CS時序相對應(yīng)即可。具體就是可利用上述圖4中本發(fā)明實(shí)施例的時序轉(zhuǎn)換模塊402來實(shí)現(xiàn)，該時序轉(zhuǎn)換模塊402通過對TMS時序到/CS時序的轉(zhuǎn)換，完成JTAG快速模擬SPI時序的目的。本實(shí)施例的加載處理電路是當(dāng)JTAG從節(jié)點(diǎn)未發(fā)起JTAG掃描鏈操作時，/TRST保持為低電平，二選一數(shù)據(jù)選擇器MUX選中控制器與SPI FLASH連接；當(dāng)JTAG從節(jié)點(diǎn)發(fā)起JTAG掃描鏈操作時，/TRST拉高，此時控制器與SPI FLASH隔離。圖9為本發(fā)明加載處理方法一個實(shí)施例的流程圖，如圖9所示，該方法為上述本發(fā)明加載處理電路執(zhí)行的方法，該方法可以包括S901、對JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，其中，該時序轉(zhuǎn)換處理后的TMS信號的時序與存儲設(shè)備的低電平有效CS接口對應(yīng)的信號的時序相同；S902、在該JTAG從節(jié)點(diǎn)中的低電平有效TRST接口輸出的復(fù)位信號為高電平時，斷開控制器與該存儲設(shè)備之間的連接，并將該JTAG從節(jié)點(diǎn)中的TDI接口相應(yīng)的TDI信號、該JTAG從節(jié)點(diǎn)中的TCK接口相應(yīng)的TCK信號和該時序轉(zhuǎn)換處理后的TMS信號分別輸入給該存儲設(shè)備的SI接口、SCK接口和低電平有效CS接口，以供該存儲設(shè)備根據(jù)TDI信號、TCK信號和該時序轉(zhuǎn)換處理后的TMS信號進(jìn)行加載處理。
本實(shí)施例的方法是利用JTAG快速模擬SPI存儲設(shè)備的低電平有效CS接口時序，通過該方法對存儲設(shè)備可以解決現(xiàn)有技術(shù)中加載時間長的問題，因?yàn)楝F(xiàn)有技術(shù)使用系統(tǒng)JTAG通過掃描控制器對SPI FLASH進(jìn)行加載時，需要對控制器的完整JTAG鏈進(jìn)行掃描，用以控制SPI接口的輸出或獲取SPI接口的輸入，因此加載時間很長。而本發(fā)明實(shí)施例的方法通過對TMS信號進(jìn)行時序轉(zhuǎn)換處理，得到TMS轉(zhuǎn)換結(jié)果，可以實(shí)現(xiàn)TMS到SPI存儲設(shè)備的/CS信號的時序轉(zhuǎn)換。即用JTAG模擬SPI時序即可快速進(jìn)行加載，實(shí)現(xiàn)對外掛存儲設(shè)備程序的快速加載過程，能夠解決現(xiàn)有技術(shù)中加載時間長的問題，可以大大提高程序加載的效率。下面對上述實(shí)施例的加載處理方法的時序轉(zhuǎn)換過程加以說明。結(jié)合圖5和圖8，進(jìn)一步的，上述實(shí)施例的方法中對JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，包括根據(jù)該TCK接口輸出的TCK信號，對該JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第一 TMS信號；根據(jù)該TCK接口輸出的TCK信號，對該第一 TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第二TMS信號；根據(jù)該TCK接口輸出的TCK信號，對該第二 TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第三TMS信號；對該二 TMS信號和該第三TMS信號進(jìn)行相或處理，獲取相或處理后的TMS信號。具體的，TMS到/CS信號時序轉(zhuǎn)換由圖8可知，要求TMS下降沿往后延時2拍，上升沿往后延時I拍，且與TCK的下降沿對齊。實(shí)現(xiàn)這個要求可把TMS通過TCK下降沿觸發(fā)的第二 D觸發(fā)器22和第三D觸發(fā)器23延時輸出后的信號TMS2和TMS3相或即可得到，前一個以TCK上升沿觸發(fā)的第一 D觸發(fā)器21用于給TMS整形，因到達(dá)邏輯輸入端的TMS與TCK之間相位存在一定偏差，整形后的TMS信號即TMSl沿與TCK下降沿之間至少存在半個時鐘周期的間隔，不再存在導(dǎo)致邏輯錯誤的偏差，可獲得穩(wěn)定的輸出，將輸出的TMS信號經(jīng)過第三MUX選通后，可和SPI FLASH的/CS信號相連接。這樣就實(shí)現(xiàn)了 JTAG時序到SPI時序快速轉(zhuǎn)換的過程。進(jìn)一步，上述實(shí)施例的方法還可以包括在該JTAG從節(jié)點(diǎn)中的復(fù)位信號為低電平時，將控制器和該存儲設(shè)備相連接。上述實(shí)施例的方法還可以包括在該JTAG從節(jié)點(diǎn)中的復(fù)位信號為由低電平變?yōu)楦唠娖綍r，斷開該控制器和該存儲設(shè)備的連接。具體的，通過復(fù)位信號/TRST信號作為通道選擇模塊的使能端的控制輸入，分別對控制器和JTAG從節(jié)點(diǎn)輸出的{SCLK，TCK}、{M0SI,TDI}、{低電平有效SS，TMS轉(zhuǎn)換結(jié)果}進(jìn)行控制選擇，最后輸出JTAG從節(jié)點(diǎn)的信號到SPI FLASH接口端的SCK、S1、/CS信號，可為存儲設(shè)備進(jìn)行程序加載。圖10為本發(fā)明加載處理系統(tǒng)一個實(shí)施例的架構(gòu)不意圖，如圖10所不,該加載處理系統(tǒng)，包括主控板11和業(yè)務(wù)板12，該業(yè)務(wù)板12包括JTAG器件122，該JTAG器件122包括上述各實(shí)施例的加載處理電路50，該主控板11與該業(yè)務(wù)板12通過JTAG控制總線相連接。具體的，本實(shí)施例應(yīng)用場景包含兩塊主控板11，每塊主控板11上有處理器111和JTAG主節(jié)點(diǎn)112，兩者通過JTAG控制總線連接，處理器111可通過JTAG主節(jié)點(diǎn)112下發(fā)JTAG掃描指令；該系統(tǒng)可配置多塊業(yè)務(wù)板12，每個業(yè)務(wù)板12上都有JTAG從節(jié)點(diǎn)121，用于與主控板11上的JTAG主節(jié)點(diǎn)111對接；JTAG從節(jié)點(diǎn)121出幾條掃描鏈，每條掃描鏈下可掛接多個JTAG器件122，各個掃描鏈可單獨(dú)成鏈也可合并成一條掃描鏈JTAG器件122中包含上述實(shí)施例中的對JTAG從節(jié)點(diǎn)121的信號進(jìn)行加載處理的電路，主控板11到業(yè)務(wù)板12之間的系統(tǒng)JTAG連接為一對多的關(guān)系，某個時刻只能對單個業(yè)務(wù)板上的JTAG從節(jié)點(diǎn)121建立掃描通道；存儲設(shè)備123如SPI FLASH存儲器掛接在業(yè)務(wù)板上的某個控制器的SPI接口上，可通過系統(tǒng)JTAG進(jìn)行加載。本實(shí)施例主控板上的處理器通過JTAG主節(jié)點(diǎn)往系統(tǒng)JTAG總線下發(fā)JTAG掃描指令，選中某個業(yè)務(wù)板上JTAG從節(jié)點(diǎn)并實(shí)現(xiàn)掃描而完成業(yè)務(wù)板JTAG器件下掛SPI FLASH器件的加載。圖11為本發(fā)明加載處理系統(tǒng)另一個實(shí)施例的架構(gòu)不意圖，如圖11所不，該加載處理系統(tǒng)，包括管理板41和業(yè)務(wù)板42，該業(yè)務(wù)板42包括JTAG器件122，該JTAG器件122包括上述各實(shí)施例的加載處理電路50，該管理板41與該業(yè)務(wù)板42通過CAN總線相連接。具體的，與上述圖10實(shí)施例的系統(tǒng)類似，不同的是系統(tǒng)硬件構(gòu)成上有差別，在本實(shí)施例中系統(tǒng)帶有管理板41,使用基板管理控制器(Baseboard Management Controller,以下縮寫為BMC)模塊管理各個業(yè)務(wù)板，管理板41上設(shè)置有處理器411、BMC主節(jié)點(diǎn)412以及以太網(wǎng)接口 Eth413和通用異步接收/發(fā)送(Universal Asynchronous Receiver/Transceiver，以下縮寫為UART)接口 414。在本實(shí)施例中，管理板41上的處理器411控制BMC主節(jié)點(diǎn)412通過背板CANBUS (ControllerArea Net-work Bus)總線與業(yè)務(wù)板42上的BMC從節(jié)點(diǎn)421建立連接，BMC從節(jié)點(diǎn)421解釋并執(zhí)行BMC主節(jié)點(diǎn)412送達(dá)的指令，數(shù)據(jù)是雙向的，既有BMC從節(jié)點(diǎn)421到BMC主節(jié)點(diǎn)412上報的，也有BMC主節(jié)點(diǎn)412下發(fā)至BMC從節(jié)點(diǎn)421的。BMC從節(jié)點(diǎn)421出數(shù)量不等的JTAG接口，用來掃描業(yè)務(wù)板42上的JTAG器件122，JTAG器件122中包含上述實(shí)施例中的對JTAG信號進(jìn)行加載處理的電路50，因此使用本實(shí)施例的系統(tǒng)可以實(shí)現(xiàn)對業(yè)務(wù)板上SPI FLASH的在線快速加載。本實(shí)施例的系統(tǒng)，可以用于執(zhí)行本發(fā)明所提供的加載處理方法和電路實(shí)施例的技術(shù)方案并具備相應(yīng)的功能模塊，其實(shí)現(xiàn)原理和技術(shù)效果類似，此處不再贅述。綜上所述，本發(fā)明實(shí)施例提供的加載處理電路、方法和設(shè)備，通過加載處理電路的時序轉(zhuǎn)換模塊得到TMS轉(zhuǎn)換結(jié)果，實(shí)現(xiàn)TMS到/CS信號轉(zhuǎn)換；通過復(fù)位信號/TRST信號作為通道選擇模塊的使能端的控制輸入，分別對控制器和JTAG從節(jié)點(diǎn)輸出的各信號進(jìn)行控制選擇，最后輸出JTAG從節(jié)點(diǎn)的信號到存儲設(shè)備接口端的信號，可為存儲設(shè)備進(jìn)行程序加載，本發(fā)明實(shí)施例可以利用JTAG快速模擬SPI時序，實(shí)現(xiàn)對外掛存儲設(shè)備程序的快速加載過程，能夠解決現(xiàn)有技術(shù)中加載時間長的問題，可以提高程序加載的效率。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述各方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成。前述的程序可以存儲于一計算機(jī)可讀取存儲介質(zhì)中。該程序在執(zhí)行時，執(zhí)行包括上述各方法實(shí)施例的步驟；而前述的存儲介質(zhì)包括R0M、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。最后應(yīng)說明的是以上各實(shí)施例僅用以說明本發(fā)明實(shí)施例的技術(shù)方案，而非對其限制；盡管參照前述各實(shí)施例對本發(fā)明實(shí)施例進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明實(shí)施例各實(shí)施例技術(shù)方案的范圍。
權(quán)利要求
1.一種加載處理電路，其特征在于，還包括: 通道選擇模塊，分別與控制器，JTAG從節(jié)點(diǎn)和存儲設(shè)備相連接，用于在所述JTAG從節(jié)點(diǎn)中的低電平有效TRST接口輸出的復(fù)位信號為低電平時，將所述控制器與所述存儲設(shè)備相連接； 時序轉(zhuǎn)換模塊，分別與所述JTAG從節(jié)點(diǎn)和所述通道選擇模塊相連接，用于對所述JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，其中，所述時序轉(zhuǎn)換處理后的TMS信號的時序與所述存儲設(shè)備的低電平有效CS接口對應(yīng)的信號的時序相同； 所述通道選擇模塊，還用于在所述復(fù)位信號為高電平時，斷開所述控制器與所述存儲設(shè)備之間的連接，并將所述JTAG從節(jié)點(diǎn)中的TDI接口相應(yīng)的TDI信號、所述JTAG從節(jié)點(diǎn)中的TCK接口相應(yīng)的TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號分別輸入給所述存儲設(shè)備的SI接口、SCK接口和低電平有效CS接口，以供所述存儲設(shè)備根據(jù)TDI信號、TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號進(jìn)行加載處理。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述通道選擇模塊包括: 第一MUX，所述第一MUX的第一數(shù)據(jù)輸入端與所述控制器的SCLK接口相連接，所述第一MUX的第二數(shù)據(jù)輸入端與所述JTAG從節(jié)點(diǎn)的TCK接口相連接，所述第一 MUX的輸出端與所述存儲設(shè)備的SCK接口相連接，用于實(shí)現(xiàn)在所述復(fù)位信號為低電平時，選擇第一 MUX的第一數(shù)據(jù)輸入端與所述存儲設(shè)備的SCK接口對應(yīng)連接；當(dāng)所述復(fù)位信號為高電平時，選擇第一MUX的第二數(shù)據(jù)輸入端與所述存儲設(shè)備的SCK接口對應(yīng)連接； 第二 MUX，所述第二 MUX的第一數(shù)據(jù)輸入端與所述控制器的MOSI接口相連接，所述第二 MUX的第二數(shù)據(jù)輸入端與所述JTAG從節(jié)點(diǎn)的TDI接口相連接，所述第二 MUX的輸出端與所述存儲設(shè)備的SI接口相連接，用于實(shí)現(xiàn)在所述復(fù)位信號為低電平時，選擇第二 MUX的第一數(shù)據(jù)輸入端與所述 存儲設(shè)備的SI接口對應(yīng)連接；當(dāng)所述復(fù)位信號為高電平時，選擇第二MUX的第二數(shù)據(jù)輸入端與所述存儲設(shè)備的SI接口對應(yīng)連接； 第三MUX，所述第三MUX的第一數(shù)據(jù)輸入端與所述控制器的低電平有效SS接口相連接，所述第三MUX的第二數(shù)據(jù)輸入端與或門的輸出端相連接，所述第三MUX的輸出端與所述存儲設(shè)備的低電平有效CS接口相連接，用于實(shí)現(xiàn)在所述復(fù)位信號為低電平時，選擇第三MUX的第一數(shù)據(jù)輸入端與所述存儲設(shè)備的低電平有效CS接口對應(yīng)連接；當(dāng)所述復(fù)位信號為高電平時，選擇第三MUX的第二數(shù)據(jù)輸入端與所述存儲設(shè)備的低電平有效CS接口對應(yīng)連接。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述時序轉(zhuǎn)換模塊包括: 第一 D觸發(fā)器，所述第一 D觸發(fā)器的D輸入端與所述TMS接口相連接，用于根據(jù)所述TCK接口輸出的TCK信號對所述TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第一 TMS信號，并將所述第一 TMS信號輸出； 第二 D觸發(fā)器，所述第二 D觸發(fā)器的D輸入端與所述第一 D觸發(fā)器的Q輸出端相連接，用于接收所述第一 D觸發(fā)器的Q輸出端輸出的所述第一 TMS信號，獲取所述第二 D觸發(fā)器的Q輸出端輸出的第二 TMS信號，所述第二 TMS信號為所述第二 D觸發(fā)器根據(jù)所述TCK接口輸出的TCK信號對所述第一 TMS信號進(jìn)行時序轉(zhuǎn)換處理后的信號； 第三D觸發(fā)器，所述第三D觸發(fā)器的D輸入端與所述第二 D觸發(fā)器的Q輸出端相連接，用于接收所述第二 D觸發(fā)器的Q輸出端輸出的所述第二 TMS信號，獲取所述第三D觸發(fā)器的Q輸出端輸出的第三TMS信號，所述第三TMS信號為所述第三D觸發(fā)器根據(jù)所述TCK接口輸出的TCK信號對所述第二 TMS信號進(jìn)行時序轉(zhuǎn)換處理后的信號； 所述或門，分別與所述第二 D觸發(fā)器的Q輸出端、所述第三D觸發(fā)器的Q輸出端和所述第三MUX相連接，用于對所述第二 TMS信號和所述第三TMS信號進(jìn)行相或處理，獲取相或處理后的TMS信號。
4.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述加載處理電路為CPLD。
5.一種加載處理方法，其特征在于，包括: 對JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，其中，所述時序轉(zhuǎn)換處理后的TMS信號的時序與存儲設(shè)備的低電平有效CS接口對應(yīng)的信號的時序相同； 在所述JTAG從節(jié)點(diǎn)中的低電平有效TRST接口輸出的復(fù)位信號為高電平時，斷開控制器與所述存儲設(shè)備之間的連接，并將所述JTAG從節(jié)點(diǎn)中的TDI接口相應(yīng)的TDI信號、所述JTAG從節(jié)點(diǎn)中的TCK接口相應(yīng)的TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號分別輸入給所述存儲設(shè)備的SI接口、SCK接口和低電平有效CS接口，以供所述存儲設(shè)備根據(jù)TDI信號、TCK信號和所述時序轉(zhuǎn)換處理后的TMS信號進(jìn)行加載處理。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述對JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取時序轉(zhuǎn)換處理后的TMS信號，包括: 根據(jù)所述TCK接口輸出的TCK信號，對所述JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第一 TMS信號； 根據(jù)所述TCK接口輸出的TCK信號，對所述第一 TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第二TMS信號； 根據(jù)所述TCK接口輸出的TCK信號，對所述第二 TMS信號進(jìn)行時序轉(zhuǎn)換處理，獲取第三TMS信號； 對所述二 TMS信號和所述第三TMS信號進(jìn)行相或處理，獲取相或處理后的TMS信號。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，還包括:在所述JTAG從節(jié)點(diǎn)中的復(fù)位信號為低電平時，將控制器和所述存儲設(shè)備相連接。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，還包括:在所述JTAG從節(jié)點(diǎn)中的復(fù)位信號由低電平變?yōu)楦唠娖綍r，斷開所述控制器和所述存儲設(shè)備的連接。
9.一種加載處理系統(tǒng)，包括主控板和業(yè)務(wù)板，所述業(yè)務(wù)板包括JTAG器件,其特征在于，所述JTAG器件包括權(quán)利要求1-3任一項(xiàng)所述的加載處理電路，所述主控板與所述業(yè)務(wù)板通過JTAG控制總線相連接。
10.一種加載處理系 統(tǒng)，包括管理板和業(yè)務(wù)板，所述業(yè)務(wù)板包括JTAG器件，其特征在于，所述JTAG器件包括權(quán)利要求1-3任一項(xiàng)所述的加載處理電路，所述管理板與所述業(yè)務(wù)板通過CAN總線相連接。
全文摘要
本發(fā)明實(shí)施例提供一種加載處理電路、方法和系統(tǒng)。該加載處理電路包括通道選擇模塊，分別與控制器，JTAG從節(jié)點(diǎn)和存儲設(shè)備相連接，用于在所述JTAG從節(jié)點(diǎn)中的復(fù)位信號為低電平或?yàn)楦唠娖綍r，分別將所述控制器或所述JTAG從節(jié)點(diǎn)與所述存儲設(shè)備相連接；時序轉(zhuǎn)換模塊，分別與所述JTAG從節(jié)點(diǎn)和通道選擇模塊相連接，用于對所述JTAG從節(jié)點(diǎn)中的TMS接口輸出的TMS信號進(jìn)行時序轉(zhuǎn)換處理；在所述JTAG從節(jié)點(diǎn)中的復(fù)位信號為高電平時，將時序轉(zhuǎn)換處理后的TMS信號輸出給所述存儲設(shè)備的低電平有效CS接口。本發(fā)明實(shí)施例可以根據(jù)JTAG從節(jié)點(diǎn)的TDI信號和TCK信號以及時序轉(zhuǎn)換處理后的TMS信號對存儲設(shè)備進(jìn)行加載處理。
文檔編號G06F9/445GK103077051SQ201210587299
公開日2013年5月1日 申請日期2012年12月28日 優(yōu)先權(quán)日2012年12月28日
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