專利名稱：采用同步模式切換及幀優(yōu)先級自動調整的總線裝置及方法
技術領域：
本發(fā)明涉及通信領域，尤其涉及一種用于微小型儀器設備內部模塊間多主高速通信的儀器總線。
背景技術：
近幾十年來，我國在航天航空領域取得了突飛猛進的進展，彈、箭、衛(wèi)星等載體中的電子設備不斷增加，然而對載體體積小型化的要求也越來越苛刻。減小載體結構和重量、提高系統(tǒng)可靠性，并使載體中電子設備間有效綜合，有效的解決方案就是采用數據總線結構。然而，目前應用廣泛的標準儀器總線硬件接口和協(xié)議都較為復雜，不適宜直接應用到小型化儀器系統(tǒng)作為內部設備的通訊橋梁。且大部分儀器總線采用主從式通信方式，即需要一個主節(jié)點來協(xié)調內部節(jié)點間的通信，降低了設備間的通信效率。CAN總線是目前存在的比較適用于小型儀器設備內部模塊間通信的總線，僅包含一對差分信號線，支持多主通訊，即每個節(jié)點都可以主動向其他節(jié)點發(fā)送數據，而不需要一個專門的節(jié)點來協(xié)調，通訊效率較高。但由于CAN總線采用異步通信方式，其通訊速率受到限制，波特率僅為IMbps左右，且CAN總線的數據幀每次最多可傳輸8個字節(jié)的有效數據，無法滿足多設備間的大數據量高速通信的設計要求。

發(fā)明內容
本發(fā)明的目的在于針對現有的總線裝置難以同時滿足小型化多設備儀器系統(tǒng)的通訊速率高及結構簡單的難題，提供了一種采用同步模式切換及幀優(yōu)先級自動調整的總線裝置及方法。為了實現上述目的，本發(fā)明提供了一種采用同步模式切換及幀優(yōu)先級自動調整的總線裝置:它包括一個中央時鐘管理節(jié)點與若干個通訊節(jié)點，所述中央時鐘管理節(jié)點與所有通訊節(jié)點均通過儀器總線連接，形成總線型拓撲結構網絡；所述儀器總線包括一對差分時鐘信號線與多對差分數據信號線；所述中央時鐘管理節(jié)點包括中央時鐘管理節(jié)點總線收發(fā)器與中央時鐘管理節(jié)點FPGA (FPGA,Field Programmable Gate Array,現場可編程門陣列)，所述中央時鐘管理節(jié)點FPGA通過中央時鐘管理節(jié)點總線收發(fā)器與所述儀器總線相連。所述中央時鐘管理節(jié)點FPGA包括中央時鐘管理節(jié)點總線接口模塊以及中央時鐘管理器，所述中央時鐘管理器通過中央時鐘管理節(jié)點總線接口模塊與所述中央時鐘管理節(jié)點總線收發(fā)器相連。所述通訊節(jié)點包括通訊節(jié)點總線收發(fā)器、通訊節(jié)點FPGA以及數字信號處理器(Digital Signal Processing, DSP),所述通訊節(jié)點FPGA通過所述通訊節(jié)點總線收發(fā)器與所述儀器總線相連，所述數字信號處理器與所述通訊節(jié)點FPGA相連。所述通訊節(jié)點FPGA包括通訊節(jié)點總線接口模塊、節(jié)點總線管理器以及EMIF接口模塊，所述節(jié)點總線管理器通過通訊節(jié)點總線接口模塊與所述通訊節(jié)點總線收發(fā)器相連，所述節(jié)點總線管理器通過EMIF接口模塊與所述數字信號處理器相連。所述中央時鐘管理器包括中央時鐘產生單元與同步模式切換管理器；所述中央時鐘產生單元與同步模式切換管理器相連，并分別與所述中央時鐘管理節(jié)點總線接口模塊相連。所述節(jié)點總線管理器包括發(fā)送控制單元、同步模式切換管理器、接收控制單元、發(fā)送數據緩存單元及接收數據緩存單元；所述發(fā)送控制單元、所述同步模式切換管理器及所述接收控制單元均與所述通訊節(jié)點總線接口模塊相連，所述同步模式切換管理器與所述發(fā)送控制單元及所述接收控制單元相連，發(fā)送控制單元與所述接收控制單元相連；所述發(fā)送控制單元、所述接收控制單元、所述發(fā)送數據緩存單元及所述接收數據緩存單元均與所述所述EMIF接口模塊相連；所述發(fā)送控制單元與所述發(fā)送數據緩存單元相連；所述接收控制單元與所述接收數據緩存單元相連。本發(fā)明還提供了一種采用同步模式切換及幀優(yōu)先級自動調整的總線裝置的數據通訊方法:所述總線裝置的通訊幀包括仲裁幀與數據幀，通訊模式包括中央時鐘模式與源時鐘模式兩種同步模式，首先在中央時鐘模式下用同步串行通信方式傳輸仲裁幀進行總線仲裁，然后自動切換到源時鐘模式，用同步并行通信方式傳輸數據幀進行高速數據傳輸。所述中央時鐘模式下，所述儀器總線的時鐘信號線由所述中央時鐘管理節(jié)點的中央時鐘產生單元驅動，所述儀器總線的數據信號線由參與仲裁的通訊節(jié)點驅動，所述總線裝置的收發(fā)通訊節(jié)點采用公共的時鐘源進行仲裁數據位的發(fā)送與接收，所述儀器總線的時鐘信號線上傳輸的時鐘信號為低頻時鐘。所述源時鐘模式下，所述儀器總線的時鐘信號線與數據信號線均由獲得仲裁權的通訊節(jié)點驅動，所述儀器總線的時鐘信號線上傳輸的時鐘為高頻時鐘。所述仲裁幀進一步包括:
所述仲裁幀格式按照數據位串行發(fā)送順序依次為幀起始位、后置優(yōu)先級調整域、前置優(yōu)先級調整域、幀標識域、發(fā)送節(jié)點地址、接收節(jié)點地址及幀應答位；
所述幀起始位與所述幀應答位的值由所述節(jié)點總線管理器決定，其中幀應答位由接收節(jié)點的節(jié)點總線管理器發(fā)送；
所述后置優(yōu)先級調整域、所述前置優(yōu)先級調整域、所述幀標識域、所述發(fā)送節(jié)點地址、所述接收節(jié)點地址構成通訊幀優(yōu)先級ID，所述后置優(yōu)先級調整域的最高位為所述通訊幀優(yōu)先級ID的最高位，所述接收節(jié)點地址的最低位為所述通訊幀優(yōu)先級ID的最低位，所述通訊幀優(yōu)先級ID的初始值由所述數字信號處理器通過EMIF接口模塊寫入；
所述幀起始位為一位“顯性”位，用于所述總線裝置中的通訊節(jié)點發(fā)送總線仲裁請求；所述后置優(yōu)先級調整域包含多個數據位，用于動態(tài)降低本通訊幀的幀優(yōu)先級ID ;所述前置優(yōu)先級調整域包含多個數據位，用于動態(tài)提高本通訊幀的幀優(yōu)先級ID ;所述幀標識域包含多個數據位，用于標識本通訊幀的數據類型；所述發(fā)送節(jié)點地址包含多個數據位，用于指示本通訊幀發(fā)送節(jié)點的物理地址；所述接收節(jié)點地址包含多個數據位，用于指示本通訊幀接收節(jié)點的物理地址；所述幀應答位包含一個數據位，用于接收節(jié)點向發(fā)送節(jié)點發(fā)送應答結果,該位為“顯性”位表示應答成功,否則表示應答失敗。所述數據幀進一步包括:
所述數據幀格式按照發(fā)送先后順序依次為數據幀起始域、數據域、校驗域、數據幀結束域；所述數據幀起始域包含N個特定字符的數據，表示數據域的起始，由所述節(jié)點總線管理器決定；所述數據域為正式的幀數據，最小單位由所述儀器總線的數據信號線的寬度決定，如數據線寬為8位，則幀數據傳輸的最小單位為I字節(jié)，由所述數字信號處理器決定；所述校驗域包含2個字節(jié)，為所述數據域CRC校驗計算結果，由所述節(jié)點總線管理器決定；所述數據幀結束域包含N個特定字符的數據，表示數據域的結束，由所述節(jié)點總線管理器決定。所述在中央時鐘模式下用同步串行通信方式進行總線仲裁，具體為:采用仲裁幀逐位競爭的方式進行總線仲裁權爭奪，仲裁幀中包含優(yōu)先級調整域，所述節(jié)點總線管理器通過改變所述仲裁幀的優(yōu)先級調整域的值實現通訊幀的優(yōu)先級自動調整:所述中央時鐘管理節(jié)點同步模式切換管理器檢測到所述儀器總線的時鐘信號線連續(xù)4個中央時鐘周期保持“隱”性電平，則認為所述儀器總線處于空閑階段SI，并控制所述中央時鐘產生單元向所述儀器總線的時鐘信號線輸出低頻中央時鐘，所述總線裝置由空閑狀態(tài)切換到中央時鐘模式，并進入仲裁準備階段S2;
所述通訊節(jié)點的數字信號處理器首先通過EMIF接口模塊將需要發(fā)往其它通訊節(jié)點的數據幀中的數據域內容寫入到所述節(jié)點總線管理器的發(fā)送數據緩存單元，然后通過EMIF接口模塊寫入通訊幀優(yōu)先級ID以及向所述發(fā)送控制單元發(fā)送啟動命令；
所述通訊節(jié)點的發(fā)送控制單元根據所述同步模式切換管理器輸出的標志信號判斷所述總線裝置是否處于所述仲裁準備階段S2 ；
若所述發(fā)送控制單元檢測到所述總線裝置處于所述仲裁準備階段S2，則所述發(fā)送控制單元在所述儀器總線中央時鐘信號的下降沿向所述儀器總線的數據信號線上發(fā)送仲裁幀的幀起始位，該階段稱為仲裁請求階段S3 ；
仲裁請求階段S3為一個中央時鐘周期，此后所述總線裝置進入總線仲裁階段S4 ；在所述總線仲裁階段S4，所述發(fā)送控制單元在中央時鐘的下降沿逐位發(fā)送本通訊節(jié)點的仲裁幀數據位并進行仲裁判斷，所述接收控制單元逐位接收所述儀器總線的數據信號線上的仲裁幀數據位，根據將接收到的仲裁幀與本通訊節(jié)點的接收濾波器比較判斷是否要接收本通訊幀的數據幀內容；
總線仲裁階段S4持續(xù)M+1個中央時鐘周期，M為通訊幀中仲裁幀51所包含的數據位數，在總線仲裁階段的最后一個中央時鐘周期內進行通訊幀優(yōu)先級自動調整。所述總線裝置的仲裁方法，具體為:
所述總線裝置的總線收發(fā)器采用可實現多點連接的MLVDS驅動/接收器，利用其電氣特性實現所述總線裝置中所有節(jié)點總線管理器發(fā)送數據位邏輯“或”的功能；
所述邏輯“或”具體表現為:所述儀器總線上的電平狀態(tài)為所有通訊節(jié)點總線管理器發(fā)送端相“或”的結果，即所述總線裝置中只要存在一個或多個通訊節(jié)點的節(jié)點總線管理器輸出高電平，所述儀器總線就表現為高電平，只有當所述總線裝置的所有通訊節(jié)點的節(jié)點總線管理器均輸出低電平時，所述儀器總線才表現為低電平；
所述總線裝置采用“線與”的仲裁邏輯，高電平稱為“顯”性電平，低電平稱為“隱”性電平，即數據位“I”的優(yōu)先級高于“0”，故所述通訊幀優(yōu)先級ID的數值越大其幀優(yōu)先級ID越聞;
在所述總線仲裁階段S4,參與仲裁的通訊節(jié)點所述發(fā)送控制單元將其發(fā)送的仲裁幀數據位與所述接收控制單元接收到的仲裁幀數據位進行比較，若相同，表示本輪仲裁成功，繼續(xù)發(fā)送仲裁幀的下一位進行下一輪仲裁判斷；否則，若發(fā)送“隱”性數據位但接收到“顯”性數據位，則表示本輪仲裁失敗，所述通訊節(jié)點退出總線仲裁階段，所述發(fā)送控制單元停止發(fā)送仲裁幀的其他數據位。所述通訊幀優(yōu)先級自動調整，具體為:
若所述發(fā)送控制單元中途退出總線仲裁階段S4，則本通訊幀仲裁失敗，所述仲裁幀優(yōu)先級ID的前置優(yōu)先級調整域的值增加1，提高本通訊幀的優(yōu)先級ID，增加本通訊幀在下一個總線仲裁階段中仲裁勝出的概率；
若所述發(fā)送控制單元將所述仲裁幀除幀應答位外的其他所有數據位全部發(fā)送完成且最后一個仲裁幀數據位的仲裁結果也成功，但接收節(jié)點沒有發(fā)出幀應答位，則本通訊幀仲裁也失敗，所述仲裁幀優(yōu)先級ID的后置優(yōu)先級調整域的值減1，以降低本通訊幀的優(yōu)先級ID,降低本通訊幀在總線帶寬比較緊張的情況下多次嘗試發(fā)送而導致通訊幀優(yōu)先級ID較低的通訊幀無法正常發(fā)出。所述自動切換到源時鐘模式，用同步并行通信方式實現高速數據傳輸，具體為: 只有在所述總線仲裁階段S4仲裁勝出的通訊節(jié)點才能作為源時鐘模式下的發(fā)送節(jié)
點，只有在所述總線仲裁階段S4滿足接收濾波條件且發(fā)出所述仲裁幀的幀應答位的通訊節(jié)點才能成為接收節(jié)點，在源時鐘模式下只存在一個發(fā)送節(jié)點，但可以存在多個接收節(jié)
占.仲裁階段S4結束后，所述中央時鐘管理節(jié)點的同步模式切換管理器及仲裁勝出的通訊節(jié)點的同步模式切換管理器將所述總線裝置由中央時鐘模式切換到源時鐘模式，所述中央時鐘管理節(jié)點同步模式切換管理器控制所述中央時鐘產生單元向所述儀器總線的時鐘信號線及數據信號線輸出“隱”性電平，所述仲裁勝出的通訊節(jié)點同步模式切換管理器控制所述發(fā)送控制單元向所述儀器總線的時鐘信號線輸出高頻時鐘以及向所述儀器總線的數據信號線輸出與所述高頻時鐘同步的所述通訊幀的數據幀，所述總線裝置進入數據通訊階段S5 ；
在數據通訊階段S5，所述發(fā)送節(jié)點的發(fā)送控制單元將所述發(fā)送節(jié)點的發(fā)送緩存單元中的數據按照HDLC協(xié)議編碼后按照所述數據幀的幀格式傳輸，直到所述發(fā)送節(jié)點的發(fā)送數據緩存單元中的數據全部發(fā)送完成，所述接收節(jié)點的接收控制單元采用所述儀器總線時鐘信號線上的時鐘同步接收所述儀器總線數據信號線上的數據，并將數據解碼后存儲到所述接收節(jié)點的接收數據緩存單元；
所述數據通訊階段S5結束后，所述發(fā)送節(jié)點的通訊節(jié)點同步模式切換管理器控制所述發(fā)送控制單元向所述儀器總線的時鐘信號線及數據信號線輸出“隱”性電平，所述接收節(jié)點的接收控制單元向所述接收節(jié)點的數字信號處理器產生接收中斷信號，所述接收節(jié)點的數字信號處理器通過EMIF總線讀取所述接收節(jié)點的接收數據緩存單元中的數據，完成發(fā)送節(jié)點與接收節(jié)點間的一個通訊巾貞傳輸。本發(fā)明的有益效果是，本發(fā)明的儀器總線采用中央時鐘模式與源時鐘模式切換的方式通訊，既可滿足多個通訊節(jié)點在同一時鐘沿進行仲裁判斷實現多住通信，又可滿足發(fā)送通訊節(jié)點與接收通訊節(jié)點間時鐘與數據同步傳輸，同時采用幀優(yōu)先級自動調整技術動態(tài)修改傳輸幀的仲裁優(yōu)先級提高通訊實時性，不僅拓撲結構簡單，且數據傳輸速率高、實時性強。


為了更清楚地說明本發(fā)明實施例中的技術方案，下面對實施例描述中所需要使用的附圖作簡單介紹；
圖1是本發(fā)明一實施例的儀器總線系統(tǒng)結構示意 圖2是本發(fā)明提供的儀器總線的工作過程示意 圖3是本發(fā)明一實施例提供的包含優(yōu)先級調整域的仲裁幀的數據定義示意 圖4是本發(fā)明一實施例提供的數據通訊總線通訊過程示意 圖5是本發(fā)明一實施例提供的節(jié)點仲裁優(yōu)先級動態(tài)調整的流程圖。
圖6為通訊幀優(yōu)先級調整過程示意圖。
具體實施例方式為使本發(fā)明實施例的目的、技術方案和優(yōu)點更見清楚，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述。顯然，所述實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的其他實施例，都屬于本發(fā)明的保護范圍。本發(fā)明提供的一種采用同步模式切換及幀優(yōu)先級自動調整的多主儀器總線包括一個中央時鐘管理節(jié)點與N個通訊節(jié)點，其中N為自然數。中央時鐘管理節(jié)點與所有通訊節(jié)點均通過儀器總線11連接，形成總線型拓撲結構網絡，如圖1所示。所述儀器總線11除包括一對時鐘信號線與多對數據信號線外，還包括儀器專用的控制總線線、同步總線與觸發(fā)總線等。儀器總線中的所有信號線均為差分信號線，本實施例僅對涉及發(fā)明內容的時鐘信號線與數據信號線進行詳細描述。所述中央時鐘管理節(jié)點由中央時鐘管理節(jié)點總線收發(fā)器12與中央時鐘管理節(jié)點FPGA13組成，中央時鐘管理節(jié)點FPGA13通過中央時鐘管理節(jié)點總線收發(fā)器12與儀器總線11相連。通訊節(jié)點由通訊節(jié)點總線收發(fā)器14、通訊節(jié)點FPGA15以及數字信號處理器16組成，通訊節(jié)點FPGA15通過通訊節(jié)點總線收發(fā)器14與儀器總線11相連，數字信號處理器16與通訊節(jié)點FPGA15相連。所述中央時鐘管理節(jié)點總線收發(fā)器12與所述通訊節(jié)點總線收發(fā)器14均為多點低電壓差分信令(MLVDS,Multipoint low Voltage Differential Signaling)驅動/接收器，用于電平轉換以及總線仲裁邏輯的實現，屬于本發(fā)明儀器總線的物理層。所述中央時鐘管理節(jié)點FPGA13與所述通訊節(jié)點FPGA15用于實現本發(fā)明儀器總線的數據鏈路層協(xié)議。所述數字信號處理器16用于實現本發(fā)明儀器總線的應用層協(xié)議。所述中央時鐘管理節(jié)點FPGA13由中央時鐘管理節(jié)點總線接口模塊131以及中央時鐘管理器132組成，所述通訊節(jié)點FPGA15由通訊節(jié)點總線接口模塊151、節(jié)點總線管理器152以及EMIF接口模塊153組成。其中中央時鐘管理器132以及節(jié)點總線管理器152統(tǒng)稱為儀器總線的總線協(xié)議控制器。所述中央時鐘管理節(jié)點總線接口模塊131與通訊節(jié)點總線接口模塊151均為儀器總線協(xié)議控制器內部信號的輸入輸出緩沖模塊，用于與外部總線收發(fā)器芯片連接。
所述EMIF接口模塊153用于數字信號處理器16通過其外部存儲器接口(External Memory Interface, EMIF)與所述節(jié)點總線管理器152之間進行數據信息及控制信息傳輸。所述儀器總線協(xié)議控制器用于實現儀器總線上的多個通訊節(jié)點間的多主高速數據通訊，由一個中央時鐘管理器132和多個節(jié)點總線管理器152組成。中央時鐘管理器132包含一個中央時鐘產生單元1321與一個同步模式切換管理器1322，用于將儀器總線的工作模式由源時鐘模式切換到中央時鐘模式，并產生中各節(jié)點仲裁時所用的低頻中央時鐘，本實施例中，中央時鐘的頻率為20MHz。所述中央時鐘產生單元1321與同步模式切換管理器1322均與所述中央時鐘管理節(jié)點總線接口模塊131相連，與所述儀器總線11進行信息交互。所述同步模式切換管理器1322用于檢測儀器總線的狀態(tài)，以及用于將儀器總線由源時鐘模式切換到中央時鐘模式；中央時鐘產生單元1321用于在中央時鐘模式下向所述儀器總線11的時鐘信號線發(fā)送20MHz的低頻時鐘作為總線上節(jié)點參與仲裁時的公共時鐘源。所述節(jié)點總線管理器152由發(fā)送控制單元1521、同步模式切換管理器1522、接收控制單元1523、發(fā)送數據緩存單元1524、接收數據緩存單元1525組成，用于控制本通訊節(jié)點數據的發(fā)送及接收控制。發(fā)送控制單元1521、同步模式切換管理器1522、接收控制單元1523均與所述通訊節(jié)點總線接口模塊151相連，與所述儀器總線11進行信息交互。發(fā)送控制單元1521、接收控制單元1523、發(fā)送數據緩存單元1524、接收數據緩存單元1525均與所述所述EMIF接口模塊153相連，與所述數字信號處理器16進行信息交互。所述同步模式切換管理器1522用于檢測總線的狀態(tài)以及用于將儀器總線由中央時鐘模式切換到源時鐘模式；所述發(fā)送數據緩存單元1524用于存儲本通訊節(jié)點的數字信號處理器16通過EMIF接口模塊153寫入的需要發(fā)往其他節(jié)點的數據幀；所述接收數據緩存單元1525用于存儲其他節(jié)點通過所述儀器總線11發(fā)往本節(jié)點的并經所述接收控制單元1523解碼后的數據幀；所述發(fā)送控制單元1521用于控制本通訊節(jié)點參與總線仲裁，以及用于將所述發(fā)送數據緩存單元1524的數據按照儀器總線協(xié)議編碼后傳送到所述所述通訊節(jié)點總線收發(fā)器14進行傳輸；所述接收控制單元1523用于本通訊節(jié)點的接收條件判斷，以及用于將發(fā)往本節(jié)點的數據幀解碼后存儲到所述接收數據緩存單元1525。本發(fā)明提供的儀器總線的工作過程示意圖如圖2所示。所述儀器總線整個通信過程，包含兩種幀傳輸工作模式:首先在中央時鐘模式下用同步串行通信方式進行總線仲裁，然后自動切換到源時鐘模式，用同步并行通信方式實現高速數據傳輸。本實施例的儀器總線包括一對差分時鐘信號線21與M對差分數據信號線22，其中M為16，源時鐘模式下數據傳輸的時鐘頻率為100MHz，故本發(fā)明提供的儀器總線最大通訊速率可達100X 16Mbps。為了清楚地說明不同工作模式下數據信號的流向，將儀器總線通訊節(jié)點23與中央時鐘管理節(jié)點24的內部結構表示為圖2所示。其中通訊節(jié)點高速總線同步收發(fā)器231等效為圖1中的通訊節(jié)點總線收發(fā)器14 ;中央時鐘管理節(jié)點高速總線同步收發(fā)器241等效為圖1中的中央時鐘管理節(jié)點總線收發(fā)器12 ;通訊節(jié)點同步模式切換管理單元232等效為圖1中的同步模式切換管理器1522 ;中央時鐘管理節(jié)點同步模式切換管理單元242等效為圖1中的同步模式切換管理器1322 ;幀頭仲裁233及動態(tài)優(yōu)先級調整235均屬于圖1中發(fā)送控制單元1521，圖1中的接收控制單元1523、發(fā)送數據緩存單元1524、接收數據緩存單元1525均表示為圖2中的數據通訊模塊234。所述幀頭仲裁單元233及動態(tài)優(yōu)先級調整單元235均工作在中央時鐘模式下，用于控制本通訊節(jié)點參與總線仲裁的過程及幀優(yōu)先級自動調整；所述數據通訊模塊234工作在源時鐘模式下，用于控制本通訊節(jié)點的實現高速數據通訊。儀器總線復位后的工作狀態(tài)為空閑狀態(tài)，所述時鐘信號線21與所述數據信號線22均保持“隱”性電平狀態(tài)，即中央時鐘管理節(jié)點與各通訊節(jié)點均不驅動所述儀器總線。所述中央時鐘管理節(jié)點同步模式切換管理單元242檢測到所述儀器總線的時鐘信號線21持續(xù)為“隱”性電平的時間大于K個低頻中央時鐘周期，則認為總線空閑，將總線上所有節(jié)點的工作狀態(tài)設置為仲裁準備狀態(tài)，并將總線通信模式切換到中央時鐘模式。本實施例中K為4，低頻時鐘周期為50ns。如圖2所示，在中央時鐘模式下，所述儀器總線的時鐘信號線21僅由中央時鐘管理節(jié)點24驅動，其他通訊節(jié)點均接收該時鐘信號；所述儀器總線的數據信號線22可由多個通訊節(jié)點同時驅動，所有通訊節(jié)點均接收所述數據信號線22上的數據，所述信號線22的電平狀態(tài)為所有通訊節(jié)點發(fā)送端相“或”的結果?？偩€仲裁階段結束后，獲得仲裁權的通訊節(jié)點的同步模式切換管理單元232將同步模式切換到源時鐘模式。本實施例中，通訊節(jié)點I在仲裁過程中獲得總線仲裁權，故在源時鐘模式下，時鐘信號與數據信號的流向如圖1中源時鐘模式所示，即所述儀器總線的時鐘信號線21及數據信號線22具有通訊節(jié)點I驅動，中央時鐘管理節(jié)點及其他通訊節(jié)點均接收所述時鐘信號線21及所述數據信號線22上的時鐘及數據信號。本實施例中的一對差分信號的“線與”仲裁邏輯實現方案示意圖如圖3所示?？偩€收發(fā)器采用MLVDS驅動/接收器芯片SN65MLVD206實現，A、B管腳為差分端輸入輸出，總線上所有節(jié)點的A、B端互連在一起，形成多點連接網絡。總線收發(fā)器芯片的接收使能管腳RE一直使能(即保持低電平)，芯片的接收端R連接總線協(xié)議控制器的接收端Rx，故總線上所有節(jié)點的總線協(xié)議控制器均可時刻監(jiān)控儀器總線的狀態(tài)。仲裁過程中，發(fā)送數據端D保持高電平，芯片的發(fā)送使能管腳DE連接總線協(xié)議控制器的發(fā)送端Tx，故只要儀器總線上存在一個節(jié)點的總線協(xié)議控制器發(fā)送高電平，儀器總線即為高電平(總線收發(fā)器芯片的Α、Β端)，總線協(xié)議控制器檢測到的總線狀態(tài)(總線收發(fā)器芯片的R端)即為高電平；只有所有節(jié)點的總線協(xié)議控制器均輸出低電平時，儀器總線表現為高阻狀態(tài)(總線收發(fā)器芯片的Α、Β端)，總線協(xié)議控制器檢測到的總線狀態(tài)(總線收發(fā)器芯片的R端)為低電平。因此，儀器總線上的狀態(tài)為所有節(jié)點總線協(xié)議控制器發(fā)送端Tx相“或”的結果，高電平為“顯性”電平，低電平為“隱性”電平。仲裁幀ID中“I”的優(yōu)先級高于“0”，數據通訊總線的空閑狀態(tài)定義為所述數據通訊總線系統(tǒng)的時鐘信號線持續(xù)保持多個低頻時鐘周期的低電平。在總線仲裁階段，參與仲裁的通訊節(jié)點的協(xié)議控制器對其發(fā)送的數據位與接收的數據位進行比較，若相同，表示本輪仲裁成功，繼續(xù)進行下一輪仲裁判斷；若發(fā)送“隱”性電平，但檢測到儀器總線的狀態(tài)為“顯”性電平，則表示仲裁失敗退出總線仲裁過程。圖4是本實施例提供的數據通訊總線通訊過程示意圖，圖中所示的時鐘信號線與數據信號線均為圖3中總線協(xié)議控制器接收端Rx檢測到的信號，且只給出了一組時鐘信號線與一組數據信號線。 總線系統(tǒng)的整個通訊過程共包含5個階段，分別為S1、S2、S3、S4、S5。SI階段為總線空閑階段，數據信號線及時鐘信號線均保持為“隱”電平狀態(tài)，本實施例中若時鐘信號線連續(xù)4個低頻時鐘周期保持低電平，則認為總線空閑。所述中央時鐘管理節(jié)點同步模式切換管理器1322檢測到儀器總線出現SI階段，則將儀器總線切換到中央時鐘模式，此后，儀器總線進入仲裁準備階段S2。在仲裁準備階段S2，中央時鐘管理節(jié)點向儀器總線的時鐘信號線發(fā)送20MHz的低頻中央時鐘，數據信號線仍保持高電平。S2階段中，若某節(jié)點的發(fā)送數據準備好，則在所述儀器總線的時鐘信號的下降沿向所述儀器總線的數據信號線上發(fā)送仲裁幀51的幀起始位511，總線進入仲裁請求階段S3。仲裁請求階段S3表示為所述儀器總線中至少存在一個通訊節(jié)點向所述儀器總線11的數據信號線上發(fā)送了所述仲裁幀51的幀起始位511，此后儀器總線進入仲裁階段S4?？偩€仲裁階段S4共持續(xù)M個低頻中央時鐘周期，其中M與所述仲裁幀51包含的數據位數相等，本實施例中M取31。在總線仲裁階段S4的第I至第M-1個中央時鐘周期，所述總線裝置的工作狀態(tài)為:
所述儀器總線11的所有數據信號線上的數據完全相同，均為參與總線仲裁的通訊節(jié)點的仲裁幀的串行輸出數據位相“或”的結果；所述儀器總線11的時鐘信號線上的信號為所述中央時鐘管理節(jié)點發(fā)出的20MHZ的中央時鐘，所述儀器總線11的數據信號線上的信號為參與仲裁的通訊節(jié)點發(fā)出的所述通訊幀的仲裁幀51數據位；參與仲裁的通訊節(jié)點從所述通訊幀的仲裁幀51的幀起始位511開始逐位進行仲裁判斷，直到所述仲裁幀51的所有數據位發(fā)送完成，若所述通訊節(jié)點在仲裁過程中出現發(fā)送的仲裁幀51數據位與接收到的仲裁幀51數據位不相同，則該通訊節(jié)點退出總線仲裁過程，停止發(fā)送所述仲裁幀51的其他數據位。在總線仲裁階段S4的第M個中央時鐘周期，參與仲裁過程的通訊節(jié)點進行通訊幀優(yōu)先級自動調整，所述中央時鐘管理節(jié)點的同步模式切換管理器1322及仲裁勝出的通訊節(jié)點的同步模式切換管理器1522將所述總線裝置由中央時鐘模式切換到源時鐘模式，所述中央時鐘管理節(jié)點同步模式切換管理器1322控制所述中央時鐘產生單元1321向所述儀器總線11的時鐘信號線及數據信號線輸出“隱”性電平，所述仲裁勝出的通訊節(jié)點同步模式切換管理器1522控制所述發(fā)送控制單元1521向所述儀器總線11的時鐘信號線輸出高頻時鐘以及向所述儀器總線11的數據信號線輸出與所述高頻時鐘同步的所述通訊幀的數據幀52，所述總線裝置進入數據通訊階段S5。在所述數據通訊階段S5，所述發(fā)送節(jié)點的發(fā)送控制單元1521將所述發(fā)送節(jié)點的發(fā)送緩存單元1524中的數據按照HDLC協(xié)議編碼后按照所述數據幀52的幀格式傳輸，直到所述發(fā)送節(jié)點的發(fā)送數據緩存單元1524中的數據全部發(fā)送完成，所述接收節(jié)點的接收控制單元1523采用所述儀器總線11時鐘信號線上的時鐘同步接收所述儀器總線11數據信號線上的數據，并將數據解碼后存儲到所述接收節(jié)點的接收數據緩存單元1525。所述數據通訊階段S5結束后，所述發(fā)送節(jié)點的通訊節(jié)點同步模式切換管理器1522控制所述發(fā)送控制單元1521向所述儀器總線11的時鐘信號線及數據信號線輸出“隱”性電平，所述接收節(jié)點的接收控制單元1523向所述接收節(jié)點的數字信號處理器16產生接收中斷信號，所述接收節(jié)點的數字信號處理器16通過EMIF總線讀取所述接收節(jié)點的接收數據緩存單元1525中的數據，完成發(fā)送節(jié)點與接收節(jié)點間的一個通訊幀傳輸。本實施例提供的總線裝置的通訊幀格式如圖3所示:
所述通訊幀包括仲裁幀51及數據幀52，所述仲裁幀格式按照數據位串行發(fā)送順序依次為幀起始位511、后置優(yōu)先級調整域512、前置優(yōu)先級調整域513、幀標識域514、發(fā)送節(jié)點地址515、接收節(jié)點地址516及幀應答位517。所述幀起始位511與所述幀應答位517的值由所述節(jié)點總線管理器152決定，其中幀應答位517由接收節(jié)點的節(jié)點總線管理器152發(fā)送；
所述后置優(yōu)先級調整域512、所述前置優(yōu)先級調整域513、所述幀標識域514、所述發(fā)送節(jié)點地址515、所述接收節(jié)點地址516構成通訊幀優(yōu)先級ID，所述后置優(yōu)先級調整域512的最高位為所述通訊幀優(yōu)先級ID的最高位，所述接收節(jié)點地址516的最低位為所述通訊幀優(yōu)先級ID的最低位，所述通訊幀優(yōu)先級ID的初始值由所述數字信號處理器16通過EMIF接口模塊153寫入；
所述幀起始位511為一位“顯性”位，用于所述總線裝置中的通訊節(jié)點發(fā)送總線仲裁請
求；
所述后置優(yōu)先級調整域(PPP，PostPone Priority) 512包含多個數據位，用于動態(tài)降低本通訊幀的幀優(yōu)先級ID，本實施例中的PPP由4個數據位組成，所述數字信號處理器16通過EMIF總線寫入的PPP初始值為“1111”(即所述通訊幀的仲裁幀中該域的優(yōu)先級值最高)，當由于沒有檢測到有效的幀應答位517而導致本通訊幀仲裁失敗時，所述通訊幀優(yōu)先級ID中的后置優(yōu)先級調整域512動態(tài)降低一級，即PPP=PPP-1, PPP的最小值為“0000”，因此，本實施例中某一通訊幀的通訊幀優(yōu)先級ID可動態(tài)降低64次；
所述前置優(yōu)先級調整域(PDP，PenDing Priority) 513包含多個數據位，用于動態(tài)提高本通訊幀的幀優(yōu)先級ID，本實施例中的I3DP由4個數據位組成，所述數字信號處理器16通過EMIF總線寫入的PDP初始值初始值為“0000”(即所述通訊幀的仲裁幀中該域的優(yōu)先級值最低)，當某一通訊幀由于其通訊幀優(yōu)先級ID低于其他通訊幀而導致仲裁失敗時，所述通訊幀優(yōu)先級ID中的前置優(yōu)先級調整域513動態(tài)提高一級，即TOP = PDP +1，PDP的最大值為“1111”，因此，本實施例中某一通訊幀的通訊幀優(yōu)先級ID可動態(tài)提高64次；
所述幀標識域514包含多個數據位，用于標識本通訊幀的數據類型，本實施例中的幀標識域514包含9個數據位組成，即本實施例中的數據通訊總線系統(tǒng)可傳輸的消息類型可達512種；
所述發(fā)送節(jié)點地址515用于指示本通訊幀發(fā)送節(jié)點的物理地址，所述接收節(jié)點地址516用于指示本通訊幀接收節(jié)點的物理地址，本實施例中的發(fā)送節(jié)點地址515及接收節(jié)點地址516均由6個數據位組成，即本實施例中的總線裝置最多可包含64個通訊節(jié)點；所述幀應答位517包含一個數據位，用于接收節(jié)點向發(fā)送節(jié)點發(fā)送應答結果，該位為“顯性”位表示應答成功，否則表示應答失敗。所述數據幀52格式按照發(fā)送先后順序依次為數據幀起始域521、數據域522、校驗域523、數據幀結束域524。所述數據幀起始域521包含N個特定字符的數據，表示數據域522的起始，所述數據幀起始域521的內容由所述節(jié)點總線管理器決定； 所述數據域522為正式的幀數據，最小單位由所述儀器總線的數據信號線的寬度決定，如數據線寬為8位，則幀數據傳輸的最小單位為I字節(jié)，所述數據域522的內容由所述數字信號處理器決定；
所述校驗域523包含2個字節(jié)，為所述數據域CRC校驗計算結果，所述校驗域523的內容由所述節(jié)點總線管理器決定；
所述數據幀結束域524包含N個特定字符的數據，表示數據域的結束，所述數據幀結束域524的內容由所述節(jié)點總線管理器決定。所述通訊幀優(yōu)先級調整過程示意圖如圖6所示，通訊幀優(yōu)先級調整，包括以下步驟:
首先，所述發(fā)送控制單元1521判斷本通訊幀在仲裁過程中是否因因通訊幀優(yōu)先級ID低于其他通訊節(jié)點而中途退出總線仲裁過程；
若通訊幀在所述總線仲裁階段S4中途退出仲裁過程，則所述發(fā)送控制單元1521將所述前置優(yōu)先級調整域(PDP)513的值增加1，即PDP=PDP+1，構成本通訊幀新的通訊幀優(yōu)先級ID，然后進一步判斷所述通訊幀的前置優(yōu)先級調整域(PDP)513的值是否達到最大值15 (BP二進制“1111”)，否則繼續(xù)判斷是否成功收到接收點發(fā)送的幀應答位517 ；
若所述通訊幀的前置優(yōu)先級調整域(PDP) 513的值達到最大值15，則終止本通訊幀的數據幀52發(fā)送，所述發(fā)送控制單元1521將所述發(fā)送緩存單元1524中的數據清空，并向所述數字信號處理器16產生異常中斷信號；
若所述發(fā)送控制單元(1521)將所述仲裁幀(51)除幀應答位(517)外的其他所有數據位全部發(fā)送完成且最后一個仲裁幀數據位的仲裁結果也成功，但接收節(jié)點沒有發(fā)出幀應答位(517)，所述仲裁幀優(yōu)先級ID的后置優(yōu)先級調整域(PPP) (512)的值減1，即PPP=PPP-1,然后進一步判斷所述通訊幀的后置優(yōu)先級調整域(PPP) (512)的值是否達到最小值O (即二進制“0000”)，否則表示仲裁成功，進入數據通訊階段S5，傳輸所述通訊幀的數據幀52 ；若所述通訊幀的后置優(yōu)先級調整域(PPP) (512)的值達到最小值0，則終止本通訊幀的數據幀52發(fā)送，所述發(fā)送控制單元1521將所述發(fā)送緩存單元1524中的數據清空，并向所述數字信號處理器16產生異常中斷信號。
權利要求
1.一種采用同步模式切換及幀優(yōu)先級自動調整的總線裝置，其特征在于，它包括一個中央時鐘管理節(jié)點與若干個通訊節(jié)點，所述中央時鐘管理節(jié)點與所有通訊節(jié)點均通過儀器總線(11)連接，形成總線型拓撲結構網絡； 所述儀器總線(11)包括一對差分時鐘信號線與多對差分數據信號線； 所述中央時鐘管理節(jié)點包括中央時鐘管理節(jié)點總線收發(fā)器(12)與中央時鐘管理節(jié)點FPGA (13)，所述中央時鐘管理節(jié)點FPGA (13)通過中央時鐘管理節(jié)點總線收發(fā)器(12)與所述儀器總線(11)相連； 所述中央時鐘管理節(jié)點FPGA (13)包括中央時鐘管理節(jié)點總線接口模塊(131)以及中央時鐘管理器(132)，所述中央時鐘管理器(132)通過中央時鐘管理節(jié)點總線接口模塊(131)與所述中央時鐘管理節(jié)點總線收發(fā)器(12)相連； 所述通訊節(jié)點包括通訊節(jié)點總線收發(fā)器(14)、通訊節(jié)點FPGA (15)以及數字信號處理器(16)，所述通訊節(jié)點FPGA (15)通過所述通訊節(jié)點總線收發(fā)器(14)與所述儀器總線(11)相連，所述數字信號處理器(16)與所述通訊節(jié)點FPGA (15)相連； 所述通訊節(jié)點FPGA (15)包括通訊節(jié)點總線接口模塊(151)、節(jié)點總線管理器(152)以及EMIF接口模塊(153)，所述節(jié)點總線管理器(152)通過通訊節(jié)點總線接口模塊(151)與所述通訊節(jié)點總線收發(fā)器(14)相連，所述節(jié)點總線管理器(152)通過EMIF接口模塊(153)與所述數字信號處理器(16)相連。
2.根據權利要求1所述采用同步模式切換及幀優(yōu)先級自動調整的總線裝置，其特征在于，所述中央時鐘管理器(132)包括中央時鐘產生單元(1321)與中央時鐘管理節(jié)點同步模式切換管理器(1322)； 所述中央時鐘產生單元(1321)與中央時鐘管理節(jié)點同步模式切換管理器(1322)相連，并分別與所述中央時鐘管理節(jié)點總線接口模塊(131)相連。
3.根據權利要求1所述采用同步模式切換及幀優(yōu)先級自動調整的總線裝置，其特征在于，所述節(jié)點總線管理器(152)包括發(fā)送控制單元(1521)、中央時鐘管理節(jié)點中央時鐘管理節(jié)點同步模式切換管理器(1522)、接收控制單元(1523)、發(fā)送數據緩存單元(1524)及接收數據緩存單元(1525)； 所述發(fā)送控制單元(1521)、所述中央時鐘管理節(jié)點中央時鐘管理節(jié)點同步模式切換管理器(1522)及所述接收控制單元(1523)均與所述通訊節(jié)點總線接口模塊(151)相連，所述中央時鐘管理節(jié)點中央時鐘管理節(jié)點同步模式切換管理器(1522)與所述發(fā)送控制單元(1521)及所述接收控制單元(1523)相連，所述發(fā)送控制單元(1521)與所述接收控制單元(1523)相連； 所述發(fā)送控制單元(1521)、所述接收控制單元(1523)、所述發(fā)送數據緩存單元(1524)及所述接收數據緩存單元(1525)均與所述所述EMIF接口模塊(153)相連； 所述發(fā)送控制單元(1521)與所述發(fā)送數據緩存單元(1524)相連； 所述接收控制單元(1523)與所述接收數據緩存單元(1525)相連。
4.一種應用權利要求1所述總線裝置的采用同步模式切換及幀優(yōu)先級自動調整的數據傳輸方法，其特征在于:所述總線裝置的通訊幀包括仲裁幀(51)與數據幀(52)，通訊模式包括中央時鐘模式與源時鐘模式兩種同步模式，首先在中央時鐘模式下用同步串行通信方式傳輸仲裁幀進行總線仲裁，然后自動切換到源時鐘模式，用同步并行通信方式傳輸數據幀進行高速數據傳輸； 所述中央時鐘模式下，所述儀器總線(11)的時鐘信號線由所述中央時鐘管理節(jié)點的中央時鐘產生單元(1321)驅動，所述儀器總線(11)的數據信號線由參與仲裁的通訊節(jié)點驅動，所述總線裝置的收發(fā)通訊節(jié)點采用公共的時鐘源進行仲裁數據位的發(fā)送與接收，所述儀器總線(11)的時鐘信號線上傳輸的時鐘信號為低頻時鐘； 所述源時鐘模式下，所述儀器總線(11)的時鐘信號線與數據信號線均由獲得仲裁權的通訊節(jié)點驅動，所述儀器總線(11)的時鐘信號線上傳輸的時鐘為高頻時鐘。
5.根據權利要求4所述的數據傳輸方法，其特征在于，所述仲裁幀進一步包括: 所述仲裁幀格式按照數據位串行發(fā)送順序依次為幀起始位(511)、后置優(yōu)先級調整域(512)、前置優(yōu)先級調整域(513)、幀標識域(514)、發(fā)送節(jié)點地址(515)、接收節(jié)點地址(516)及幀應答位(517)； 所述幀起始位(511)與所述幀應答位(517)的值由所述節(jié)點總線管理器(152 )決定，其中所述幀應答位(517)由接收節(jié)點的節(jié)點總線管理器(152)發(fā)送； 所述后置優(yōu)先級調整域(512)、所述前置優(yōu)先級調整域(513)、所述幀標識域(514)、所述發(fā)送節(jié)點地址(515)、所述接收節(jié)點地址(516)構成通訊幀優(yōu)先級ID，所述后置優(yōu)先級調整域(512)的最高位為所述通訊幀優(yōu)先級ID的最高位，所述接收節(jié)點地址(516)的最低位為所述通訊幀優(yōu)先級ID的最低位，所述通訊幀優(yōu)先級ID的初始值由所述數字信號處理器(16)通過EMIF接口模塊(153)寫入； 所述后置優(yōu)先級調整域(512)及所述前置優(yōu)先級調整域(513)合稱為仲裁幀(51)的優(yōu)先級調整域； 所述幀起始位(511)為一 位顯性位，用于所述總線裝置中的通訊節(jié)點發(fā)送總線仲裁請求； 所述后置優(yōu)先級調整域(512)包含多個數據位，用于動態(tài)降低本通訊幀的幀優(yōu)先級ID ； 所述前置優(yōu)先級調整域(513)包含多個數據位，用于動態(tài)提高本通訊幀的幀優(yōu)先級ID ； 所述幀標識域(514)包含多個數據位，用于標識本通訊幀的數據類型； 所述發(fā)送節(jié)點地址(515)包含多個數據位，用于指示本通訊幀發(fā)送節(jié)點的物理地址；所述接收節(jié)點地址(516)包含多個數據位，用于指示本通訊幀接收節(jié)點的物理地址；所述幀應答位(517)包含一個數據位，用于接收節(jié)點向發(fā)送節(jié)點發(fā)送應答結果，該位為顯性位表示應答成功，否則表示應答失敗。
6.根據權利要求4所述的數據傳輸方法，其特征在于，所述數據幀進一步包括: 所述數據幀格式按照發(fā)送先后順序依次為數據幀起始域(521)、數據域(522)、校驗域(523)、數據幀結束域(524)； 所述數據幀起始域(521)包含N個特定字符的數據，表示數據域的起始，由所述節(jié)點總線管理器(152)決定； 所述數據域(522)為正式的幀數據，最小單位由所述儀器總線(11)的數據信號線的寬度決定，如數據線寬為8位，則幀數據傳輸的最小單位為I字節(jié)，由所述數字信號處理器(16)決定；所述校驗域(523)包含2個字節(jié)，為所述數據域(522) CRC校驗計算結果，由所述節(jié)點總線管理器(152)決定； 所述數據幀結束域(524)包含N個特定字符的數據，表示數據域的結束，由所述節(jié)點總線管理器(152)決定。
7.根據權利要求4所述的數據傳輸方法，所述在中央時鐘模式下用同步串行通信方式進行總線仲裁，具體為:采用仲裁幀(51)逐位競爭的方式進行總線仲裁權爭奪，仲裁幀(51)中包含優(yōu)先級調整域，所述節(jié)點總線管理器(152)通過改變所述仲裁幀(51)優(yōu)先級調整域的值實現通訊幀優(yōu)先級ID自動調整，其特征在于: 所述中央時鐘管理 節(jié)點同步模式切換管理器(1322)檢測到所述儀器總線(11)的時鐘信號線連續(xù)4個中央時鐘周期保持隱性電平，則認為所述儀器總線處于空閑階段SI，并控制所述中央時鐘產生單元(1321)向所述儀器總線的時鐘信號線輸出低頻中央時鐘，所述總線裝置由空閑狀態(tài)切換到中央時鐘模式，并進入仲裁準備階段S2 ； 所述通訊節(jié)點的數字信號處理器(16)首先通過EMIF接口模塊(153)將需要發(fā)往其它通訊節(jié)點的數據幀(52)中的數據域(522)內容寫入到所述節(jié)點總線管理器(152)的發(fā)送數據緩存單元(1524)，然后通過EMIF接口模塊(153)寫入通訊幀優(yōu)先級ID以及向所述發(fā)送控制單元(1521)發(fā)送啟動命令； 所述通訊節(jié)點的發(fā)送控制單元(1521)根據所述中央時鐘管理節(jié)點同步模式切換管理器(1522)輸出的標志信號判斷所述總線裝置是否處于所述仲裁準備階段S2 ； 若所述發(fā)送控制單元(1521)檢測到所述總線裝置處于所述仲裁準備階段S2，則所述發(fā)送控制單元(1521)在所述儀器總線中央時鐘信號的下降沿向所述儀器總線的數據信號線上發(fā)送仲裁幀的幀起始位，該階段稱為仲裁請求階段S3 ； 仲裁請求階段S3為一個中央時鐘周期，此后所述總線裝置進入總線仲裁階段S4 ；在所述總線仲裁階段S4，所述發(fā)送控制單元(1521)在中央時鐘的下降沿逐位發(fā)送本通訊節(jié)點的仲裁幀數據位并進行仲裁判斷，所述接收控制單元(1523)逐位接收所述儀器總線的數據信號線上的仲裁幀(51)數據位，根據將接收到的仲裁幀(51)與本通訊節(jié)點的接收濾波器比較判斷是否要接收本通訊幀的數據幀(52)內容； 總線仲裁階段S4持續(xù)M+1個中央時鐘周期，M為通訊幀中仲裁幀51所包含的數據位數，在總線仲裁階段的最后一個中央時鐘周期內進行通訊幀優(yōu)先級自動調整。
8.根據權利要求7所述的仲裁方法，其特征在于:所述總線裝置的總線收發(fā)器采用可實現多點連接的MLVDS驅動/接收器，利用其電氣特性實現所述總線裝置中所有節(jié)點總線管理器(152)發(fā)送數據位邏輯或的功能； 所述邏輯或具體表現為:所述儀器總線(11)上的電平狀態(tài)為所有通訊節(jié)點總線管理器(152)發(fā)送端相或的結果，即所述總線裝置中只要存在一個或多個通訊節(jié)點的節(jié)點總線管理器(152)輸出高電平，所述儀器總線(11)就表現為高電平，只有當所述總線裝置的所有通訊節(jié)點的節(jié)點總線管理器(152)均輸出低電平時，所述儀器總線(11)才表現為低電平; 所述總線裝置采用線與的仲裁邏輯，高電平稱為顯性電平，低電平稱為隱性電平，即數據位I的優(yōu)先級高于O，故所述通訊幀優(yōu)先級ID的數值越大其幀優(yōu)先級ID越高； 在所述總線仲裁階段S4，參與仲裁的通訊節(jié)點所述發(fā)送控制單元(1521)將其發(fā)送的仲裁幀數據位與所述接收控制單元(1523)接收到的仲裁幀數據位進行比較，若相同，表示本輪仲裁成功，繼續(xù)發(fā)送仲裁幀的下一位進行下一輪仲裁判斷；否則，若發(fā)送隱性數據位但接收到顯性數據位，則表示本輪仲裁失敗，所述通訊節(jié)點退出總線仲裁階段，所述發(fā)送控制單元(1521)停止發(fā)送仲裁幀的其他數據位。
9.根據權利要求7所述的通訊幀優(yōu)先級自動調整，其特征在于: 若所述發(fā)送控制單元(1521)中途退出總線仲裁階段S4，則本通訊幀仲裁失敗，所述仲裁幀優(yōu)先級ID的前置優(yōu)先級調整域(513)的值增加1，提高本通訊幀的優(yōu)先級ID，增加本通訊幀在下一個總線仲裁階段中仲裁勝出的概率； 若所述發(fā)送控制單元(1521)將所述仲裁幀(51)除幀應答位(517)外的其他所有數據位全部發(fā)送完成且最后一個仲裁幀數據位的仲裁結果也成功，但接收節(jié)點沒有發(fā)出幀應答位(517)，則本通訊幀仲裁也失敗，所述仲裁幀優(yōu)先級ID的后置優(yōu)先級調整域(513)的值減1，以降低本通訊幀的優(yōu)先級ID，降低本通訊幀在總線帶寬比較緊張的情況下多次嘗試發(fā)送而導致通訊幀優(yōu)先級ID較低的通訊幀無法正常發(fā)出。
10.根據權利要求4所述的數據傳輸方法，所述自動切換到源時鐘模式，用同步并行通信方式實現高速數據傳輸，其特征在于: 只有在所述總線仲裁階段S4仲裁勝出的通訊節(jié)點才能作為源時鐘模式下的發(fā)送節(jié)點，只有在所述總線仲裁階段S4滿足接收濾波條件且發(fā)出所述仲裁幀(51)的幀應答位(517)的通訊節(jié)點才能成為接收節(jié)點，在源時鐘模式下只存在一個發(fā)送節(jié)點，但可以存在多個接收節(jié)點； 仲裁階段S4結束后，所述中央時鐘管理節(jié)點的中央時鐘管理節(jié)點同步模式切換管理器(1322)及仲裁勝出的通訊節(jié)點的中央時鐘管理節(jié)點同步模式切換管理器(1522)將所述總線裝置由中央時鐘模式切換到源時鐘模式，所述中央時鐘管理節(jié)點同步模式切換管理器(1322)控制所述中央時鐘產生單元(1321)向所述儀器總線(11)的時鐘信號線及數據信號線輸出隱性電平，所述仲裁勝出的通訊節(jié)點中央時鐘管理節(jié)點同步模式切換管理器(1522)控制所述發(fā)送控制單元(1521)向所述儀器總線(11)的時鐘信號線輸出高頻時鐘以及向所述儀器總線(11)的數據信號線輸出與所述高頻時鐘同步的所述通訊幀的數據幀(52)，所述總線裝置進入數據通訊階段S5 ； 在數據通訊階段S5，所述發(fā)送節(jié)點的發(fā)送控制單元(1521)將所述發(fā)送節(jié)點的發(fā)送緩存單元(1524)中的數據按照HDLC協(xié)議編碼后按照所述數據幀(52)的幀格式傳輸，直到所述發(fā)送節(jié)點的發(fā)送數據緩存單元(1524)中的數據全部發(fā)送完成，所述接收節(jié)點的接收控制單元(1523)采用所述儀器總線(11)時鐘信號線上的時鐘同步接收所述儀器總線(11)數據信號線上的數據，并將數據解碼后存儲到所述接收節(jié)點的接收數據緩存單元(1525)； 所述數據通訊階段S5結束后，所述發(fā)送節(jié)點的通訊節(jié)點中央時鐘管理節(jié)點同步模式切換管理器(1522 )控制所述發(fā)送控制單元(1521)向所述儀器總線(11)的時鐘信號線及數據信號線輸出隱性電平，所述接收節(jié)點的接收控制單元(1523)向所述接收節(jié)點的數字信號處理器(16)產生接收中斷信號，所述接收節(jié)點的數字信號處理器(16)通過EMIF總線讀取所述接收節(jié)點的接收數據緩存單元(1525)中的數據，完成發(fā)送節(jié)點與接收節(jié)點間的一個通訊中貞傳輸。
全文摘要
本發(fā)明公開了一種采用同步模式切換及幀優(yōu)先級自動調整的總線裝置及方法，裝置包含由儀器總線互聯(lián)在一起的一個中央時鐘管理節(jié)點與多個通訊節(jié)點，幀傳輸工作模式如下首先在中央時鐘模式下用同步串行通信方式進行總線仲裁，然后自動切換到源時鐘模式，用同步并行通信方式實現高速數據傳輸。它采用仲裁幀頭逐位競爭的方式進行總線仲裁權爭奪，仲裁幀頭中包含優(yōu)先級調整域，總線協(xié)議通過改變優(yōu)先級調整域的值實現幀優(yōu)先級自動調整，可有效改善總線通訊實時性。本發(fā)明提出的總線裝置，數據傳輸速率高，實時性強，結構簡單，支持總線上的節(jié)點進行多主通訊并形成總線型拓撲結構網絡。
文檔編號G06F13/38GK103218331SQ20121052951
公開日2013年7月24日 申請日期2012年12月7日 優(yōu)先權日2012年12月7日
發(fā)明者葉凌云, 李彩霞, 宋開臣 申請人:浙江大學