專利名稱：設(shè)置高速緩存線填充總線存取優(yōu)先級的微處理器和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微處理器中的高速緩存存儲器，特別是涉及具有不同主時鐘頻率和總線時鐘頻率的微處理器中的高速緩存存儲器。
背景技術(shù)：
當(dāng)代的計算機(jī)系統(tǒng)通常包括微處理器。微處理器通過處理器總線與系統(tǒng)的其他組成部分連接并通信，如傳送數(shù)據(jù)。
通常，處理器總線工作在一個時鐘頻率上，且微處理器內(nèi)部的電路工作在另一個更高的時鐘頻率上。通常將內(nèi)部微處理器時鐘頻率稱為主時鐘頻率。例如，處理器總線時鐘頻率為100MHz，而主時鐘頻率為1GHz。
通常主時鐘頻率是總線時鐘頻率的倍數(shù)。在上面的例子中，倍數(shù)或時鐘倍率為10。常見的倍數(shù)也可為分?jǐn)?shù)，如15/2。不管它們的值如何，主時鐘頻率通常比總線時鐘頻率大一個數(shù)量級。該時鐘倍率可在制造期間編程到微處理器中，或可以是可編程的。
微處理器通常包括高速緩存存儲器。高速緩存存儲器是處理器中相對小的存儲器，其存儲的是系統(tǒng)存儲器中的數(shù)據(jù)子集，以降低數(shù)據(jù)存取時間，因為訪問高速緩存存儲器要比訪問系統(tǒng)存儲器快得多。高速緩存存儲器將數(shù)據(jù)存儲在高速緩存線中。高速緩存線長度一般為32字節(jié)，且高速緩存線排列在高速緩存線大小的存儲器地址邊界上。當(dāng)指令試圖讀或?qū)憯?shù)據(jù)時，微處理器首先在該高速緩存存儲器中檢查是否存在數(shù)據(jù)地址所指的高速緩存線。如果存在，指令從高速緩存存儲器中讀取數(shù)據(jù)，或?qū)?shù)據(jù)寫入高速緩存存儲器中。否則，高速緩存存儲器在處理器總線上產(chǎn)生總線請求以從系統(tǒng)存儲器中讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入系統(tǒng)存儲器中。
盡管微處理器每個主時鐘周期可內(nèi)部地產(chǎn)生一個或多個總線請求，但微處理器每個總線時鐘周期只能在外部處理器總線上發(fā)出一個總線請求。因此，在一個總線時鐘周期期間，根據(jù)指令順序和時鐘倍率值，微處理器可內(nèi)部地產(chǎn)生許多請求。但是，微處理器每個總線時鐘周期只能在處理器總線上發(fā)出這許多總線請求中的一個。剩余的總線請求必須等到下一總線時鐘周期時，微處理器才能發(fā)出另一請求。
傳統(tǒng)的方法按程序順序，即按程序執(zhí)行時微處理器產(chǎn)生請求的順序在處理器總線上發(fā)出內(nèi)部產(chǎn)生的請求。但是，傳統(tǒng)方法不能識別程序產(chǎn)生總線請求的順序與待處理請求的緊急順序的不同。即對與一個總線請求有關(guān)的高速緩存存儲器中遺漏的數(shù)據(jù)的需求比對與另一不同總線請求有關(guān)的高速緩存存儲器中遺漏的數(shù)據(jù)的需求更緊急。
因此，需要一種微處理器和方法，其利用主時鐘與總線時鐘頻率之間的不同，以在次緊急總線請求之前發(fā)出更緊急的總線請求。

發(fā)明內(nèi)容
本發(fā)明提供一種微處理器，其累積以主時鐘頻率產(chǎn)生的總線請求，并根據(jù)請求類型按優(yōu)先順序排列總線請求，以及在每個總線時鐘發(fā)出最高優(yōu)先級的請求。為保證較高優(yōu)先級的總線請求不會無限期地延緩較低優(yōu)先級的總線請求，每次選擇過程中如果一待處理總線請求沒有被選擇為最高優(yōu)先級，則增加其優(yōu)先級，且以循環(huán)方式選擇當(dāng)前最高優(yōu)先級的請求。最后，如果發(fā)生影響其類型的事件，可改變待處理總線請求的類型及其優(yōu)先級。
一方面，本發(fā)明提供一種微處理器，其與總線相連，以連接到系統(tǒng)存儲器上。該總線以總線時鐘頻率工作。微處理器具有核心邏輯電路，其工作在主時鐘頻率。主時鐘頻率為總線時鐘頻率的倍數(shù)。微處理器包括數(shù)據(jù)高速緩存存儲器，其以主時鐘頻率在總線上產(chǎn)生請求以從系統(tǒng)存儲器中讀取高速緩存線。每個請求含一個請求類型，其為多個預(yù)定請求類型之一。請求類型包括阻塞請求類型和至少一個非阻塞請求類型。微處理器還包括控制邏輯電路，其與數(shù)據(jù)高速緩存存儲器相連，它以主時鐘頻率累積請求，并根據(jù)請求類型初始分配一優(yōu)先級給每個累積的請求。控制邏輯電路還以總線時鐘頻率選擇一最高優(yōu)先級的請求以在總線上發(fā)出，并提高每個未被選擇的累積請求的優(yōu)先級?？刂七壿嬰娐烦跏挤峙渥枞驼埱蟮膬?yōu)先級為第一值，并分配非阻塞型請求的優(yōu)先級為第二值，其中第一值的優(yōu)先級比第二值高。
另一方面，本發(fā)明為微處理器提供一種方法，以在連接微處理器與系統(tǒng)存儲器的總線上從系統(tǒng)存儲器請求高速緩存線?？偩€工作在總線時鐘頻率上，且微處理器的核心邏輯電路工作在主時鐘頻率上，主時鐘頻率為總線時鐘頻率的倍數(shù)。該方法包括以主時鐘頻率接收多個總線請求，并根據(jù)請求類型初始分配一優(yōu)先級給其中的每個總線請求。該方法還包括以總線時鐘頻率選擇多個請求中的一最高優(yōu)先級的請求以在總線上發(fā)出，且提高其余每個請求的優(yōu)先級。
另一方面，本發(fā)明為微處理器提供一種方法，以在連接微處理器與系統(tǒng)存儲器的總線上從系統(tǒng)存儲器請求高速緩存線?？偩€工作在總線時鐘頻率上，且微處理器的核心邏輯電路工作在主時鐘頻率上，主時鐘頻率為總線時鐘頻率的倍數(shù)。該方法包括以主時鐘頻率接收多個總線請求，并根據(jù)請求類型初始分配一優(yōu)先級給每個總線請求。該方法還包括以總線時鐘頻率確定多個請求是否不止一個請求為最高優(yōu)先級。該方法還包括如果只有一個請求為最高優(yōu)先級，則選擇該最高優(yōu)先級的請求以在總線上發(fā)出，并且如果不止一個請求為最高優(yōu)先級，則以循環(huán)方式選擇多個最高優(yōu)先級請求中的一個以在總線上發(fā)出。
本發(fā)明的優(yōu)點是其利用核心邏輯電路和總線邏輯電路時鐘頻率的不同，通過將更緊急請求按優(yōu)先順序排列在次緊急請求之前以更有效使用處理器總線并降低存儲器訪問指令的每指令時鐘數(shù)(CPI)來潛在提高性能。此外，通過按優(yōu)先順序排列整個總線時鐘周期中累積的總線請求，本發(fā)明實現(xiàn)了更佳的按優(yōu)先順序排列。
研究說明書和附圖的其他部分之后，本發(fā)明的其他特性和優(yōu)點將變得更明顯。


圖1表示根據(jù)本發(fā)明的微處理器100的方框圖；圖2表示根據(jù)本發(fā)明圖1的控制邏輯電路的方框圖；圖3表示根據(jù)本發(fā)明圖1的微處理器操作流程圖；圖4至圖6表示根據(jù)本發(fā)明圖1的微處理器操作時序圖。
具體實施例方式
現(xiàn)在參照圖1，圖1示出了根據(jù)本發(fā)明的微處理器100的方框圖。
微處理器100包括數(shù)據(jù)高速緩存存儲器102。數(shù)據(jù)高速緩存存儲器102接收微處理器100的主時鐘信號112。主時鐘信號112為驅(qū)動微處理器100的核心邏輯電路的時鐘信號。微處理器100還接收總線時鐘信號114。總線時鐘信號114為與處理器總線118有關(guān)的時鐘信號，其與微處理器100相連。處理器總線118將微處理器100連接到系統(tǒng)中的其他設(shè)備，如系統(tǒng)存儲器和I/O設(shè)備。其他設(shè)備和微處理器100在處理器總線118上相互傳送數(shù)據(jù)。主時鐘信號112頻率為總線時鐘信號114頻率的倍數(shù)。在一個實施例中，主時鐘信號112頻率為總線時鐘信號114頻率的7倍。但是，也可為其他倍數(shù)，且本發(fā)明不限制于特定倍數(shù)，此外，除整數(shù)倍數(shù)之外，主時鐘信號112頻率可為總線時鐘信號114頻率的分?jǐn)?shù)倍數(shù)，如 數(shù)據(jù)高速緩存存儲器102包括存儲單元陣列，用于存儲高速緩存線和與高速緩存線有關(guān)的高速緩存存儲器標(biāo)記狀態(tài)。數(shù)據(jù)高速緩存存儲器102從微處理器100內(nèi)的不同功能單元接收傳送數(shù)據(jù)給數(shù)據(jù)高速緩存存儲器102的請求或從數(shù)據(jù)高速緩存存儲器102傳送數(shù)據(jù)的請求。數(shù)據(jù)傳送請求包括存儲器地址。如果數(shù)據(jù)高速緩存存儲器102中存在包含存儲器地址指定的數(shù)據(jù)的高速緩存線，則數(shù)據(jù)高速緩存存儲器102將該數(shù)據(jù)發(fā)送給該請求功能單元或從該請求功能單元發(fā)送該數(shù)據(jù)。但是，如果數(shù)據(jù)高速緩存存儲器102中不存在包含指定數(shù)據(jù)的高速緩存線，則數(shù)據(jù)高速緩存存儲器102產(chǎn)生請求，以從系統(tǒng)存儲器獲得遺漏的高速緩存線。還將從系統(tǒng)存儲器獲得高速緩存線的請求稱為高速緩存線填充或高速緩存線分配。在圖1的實施例中，數(shù)據(jù)高速緩存存儲器102產(chǎn)生四種類型的高速緩存線填充請求，以從系統(tǒng)存儲器獲得遺漏的高速緩存線。數(shù)據(jù)高速緩存存儲器102以主時鐘信號112頻率產(chǎn)生請求。
第一請求類型為阻塞存取型。數(shù)據(jù)高速緩存存儲器102在阻塞存取信號128上產(chǎn)生阻塞存取型請求。當(dāng)請求數(shù)據(jù)傳送的功能單元將暫停直到數(shù)據(jù)在數(shù)據(jù)高速緩存存儲器102與功能單元之間傳送時，數(shù)據(jù)高速緩存存儲器102產(chǎn)生阻塞存取型請求128。即阻塞存取型請求128與微處理器100中的功能單元有關(guān)，其需要阻塞存取型請求所指定的數(shù)據(jù)以便進(jìn)行。阻塞存取型請求的示例為導(dǎo)致微處理器100的流水線進(jìn)程暫停的加載和存儲操作。
阻塞存取型請求的另一示例為阻塞頁表途徑(walk)請求。當(dāng)數(shù)據(jù)高速緩存存儲器102存取存儲器地址在微處理器100的變換旁路緩沖器(TLB)中遺漏時，產(chǎn)生頁表途徑請求。頁表包含微處理器100頁面單元執(zhí)行地址變換所需的數(shù)據(jù)。將頁表存儲在系統(tǒng)存儲器中。但是，TLB將頁表數(shù)據(jù)高速緩存在微處理器100中。頁表途徑請求為對TLB中遺漏的頁表數(shù)據(jù)的請求。阻塞頁表途徑請求為導(dǎo)致微處理器100流水線暫停的頁表途徑請求。
第二請求類型為非阻塞表途徑存取類型。數(shù)據(jù)高速緩存存儲器102在非阻塞表途徑存取信號126上產(chǎn)生非阻塞表途徑存取型請求。非阻塞頁表途徑請求為不導(dǎo)致微處理器100流水線暫停的頁表途徑請求。例如，非阻塞頁表途徑請求可與推測性頁表途徑有關(guān)。推測性頁表途徑的示例如下。假定第一加載指令在數(shù)據(jù)高速緩存存儲器102中遺漏，從而產(chǎn)生阻塞存取請求128。第一加載指令之后跟隨第二加載指令，其命中數(shù)據(jù)高速緩存存儲器102。但是，盡管第二加載指令命中數(shù)據(jù)高速緩存存儲器102，即數(shù)據(jù)高速緩存存儲器102提供數(shù)據(jù)給第二加載指令，第二加載指令在TLB中產(chǎn)生遺漏，這就需要頁表途徑請求。因此，盡管第二加載指令不是阻塞請求，即流水線不暫停下來等待第二加載指令所請求的數(shù)據(jù)，數(shù)據(jù)高速緩存存儲器102仍預(yù)測到可使流水線暫停的頁表途徑請求，并當(dāng)正從系統(tǒng)存儲器取得第一加載指令數(shù)據(jù)時，產(chǎn)生預(yù)測性表途徑存取請求。
第三請求類型為非阻塞存儲分配存取類型。數(shù)據(jù)高速緩存存儲器102在非阻塞存儲分配存取信號124上產(chǎn)生非阻塞存儲分配存取型請求。數(shù)據(jù)高速緩存存儲器102產(chǎn)生非阻塞存儲分配請求124與存儲到有回寫特性的系統(tǒng)存儲器的可高速緩存區(qū)有關(guān)。如果存儲存儲器地址在數(shù)據(jù)高速緩存存儲器102中遺漏，則數(shù)據(jù)高速緩存存儲器102發(fā)出總線請求，以將遺漏高速緩存線從系統(tǒng)存儲器讀入到數(shù)據(jù)高速緩存存儲器102中。當(dāng)從系統(tǒng)存儲器讀取高速緩存線并存儲到數(shù)據(jù)高速緩存存儲器102中時，則將與該存儲有關(guān)的數(shù)據(jù)寫入數(shù)據(jù)高速緩存存儲器102中。特別是，存儲分配請求，即請求從系統(tǒng)存儲器讀取遺漏的高速緩存線，不導(dǎo)致微處理器100流水線暫停。
第四請求類型為非阻塞預(yù)取存取類型。數(shù)據(jù)高速緩存存儲器102在非阻塞預(yù)取存取信號122上產(chǎn)生非阻塞預(yù)取存取型請求。數(shù)據(jù)高速緩存存儲器102產(chǎn)生非阻塞預(yù)取請求122，以從系統(tǒng)存儲器預(yù)取微處理器100產(chǎn)生的預(yù)取指令或預(yù)測性預(yù)取所指定的高速緩存線。
微處理器100還包括與數(shù)據(jù)高速緩存存儲器102連接的控制邏輯電路104?？刂七壿嬰娐?04接收主時鐘信號112?？刂七壿嬰娐?04還根據(jù)主時鐘信號112從數(shù)據(jù)高速緩存存儲器102接收非阻塞預(yù)取存取信號122、非阻塞存儲分配存取信號124、非阻塞表途徑存取信號126、以及阻塞存取信號128?？刂七壿嬰娐?04響應(yīng)高速緩存線填充請求信號122-128產(chǎn)生總線請求信號116，以請求在處理器總線118上產(chǎn)生事務(wù)來從系統(tǒng)存儲器獲得高速緩存線。更有利的是，控制邏輯電路104累積總線時鐘114期間或周期內(nèi)請求信號122-128上產(chǎn)生的請求，根據(jù)每個請求的請求類型分配初始優(yōu)先級給累積請求，以及剛好在下一總線時鐘114之前，根據(jù)最高優(yōu)先級請求產(chǎn)生總線請求信號116，如下面所詳細(xì)描述的，而不只是像傳統(tǒng)方法中那樣按程序順序產(chǎn)生總線請求116。此外，更有利的是，每次控制邏輯電路104選擇最高優(yōu)先級請求時，它也提高了每個未被選擇的請求的優(yōu)先級，以保證不會發(fā)生請求無限期地通過。此外，更有利的是，如果有多個最高優(yōu)先級請求，控制邏輯電路104按循環(huán)順序選擇其中之一以進(jìn)一步確保不會發(fā)生請求無限期地通過。盡管圖1所示控制邏輯電路104和數(shù)據(jù)高速緩存存儲器102為不同實體，也可將控制邏輯電路104包含在數(shù)據(jù)高速緩存存儲器102中。
微處理器100還包括總線接口單元(BIU)106，其與數(shù)據(jù)高速緩存存儲器102和控制邏輯電路104連接。BIU 106從控制邏輯電路104接收總線請求信號116。BIU 106與處理器總線118連接。BIU 106對訪問處理器總線118進(jìn)行裁定，且在處理器總線118上產(chǎn)生總線事務(wù)，以在微處理器100與其他系統(tǒng)設(shè)備如系統(tǒng)存儲器之間傳送數(shù)據(jù)。尤其是，BIU 106根據(jù)總線請求信號116在處理器總線118上產(chǎn)生總線事務(wù)，以從系統(tǒng)存儲器取得高速緩存線。BIU 106還接收主時鐘信號112和總線時鐘信號114。
現(xiàn)在參照圖2，圖2示出了圖1控制邏輯電路104的方框圖?？刂七壿嬰娐?04包括請求隊列202。請求隊列202存儲從圖1數(shù)據(jù)高速緩存存儲器102接收的請求122-128。請求隊列202包括用于存儲請求的多個項215，如圖2所示。每個請求項215包括用于存儲該請求的優(yōu)先級211和該請求所指定的存儲器地址213的存儲空間。此外，每個項215包括有效位217，用于指示項215是否包含有效請求。在一個實施例中，優(yōu)先級211包括4位，從而每個請求215有16個可能的優(yōu)先級211值之一。在一個實施例中，布爾值4′b0000為最低優(yōu)先級，和布爾值4′b1111為最高優(yōu)先級。在一個實施例中，布爾值4′b1111為最低優(yōu)先級，和布爾值4′b0000為最高優(yōu)先級。
控制邏輯電路104還包括累積邏輯電路204，其與請求隊列202連接。累積邏輯電路204從數(shù)據(jù)高速緩存存儲器102接收高速緩存線填充請求信號122-128。在一個實施例中，累積邏輯電路204將請求信號122-128上接收的高速緩存線填充請求按接收順序存儲在請求隊列202中。但是，在另一實施例中，盡管將請求隊列202稱為隊列，請求隊列202不必起先入先出結(jié)構(gòu)的功能；相反請求隊列202起隨機(jī)存取結(jié)構(gòu)的功能。即，累積邏輯電路204將請求122-128存儲在請求隊列202的第一可用項215中。類似地，不必按進(jìn)入請求隊列202的順序從請求隊列202中刪除請求122-128。
當(dāng)累積邏輯電路204將請求存儲到請求隊列202項215時，它根據(jù)該請求的請求類型分配初始優(yōu)先級給請求215中的項優(yōu)先級字段211。在一個實施例中，累積邏輯電路204分配初始優(yōu)先級211，如下表1所示。在表1的實施例中，較大的二進(jìn)制優(yōu)先級值對應(yīng)較高的優(yōu)先級，而較小的二進(jìn)制優(yōu)先級值對應(yīng)較低的優(yōu)先級，因此4′b1111(十進(jìn)制15)為最高的可能優(yōu)先級值，且4′b0000(十進(jìn)制0)為最低的可能優(yōu)先級值。在另一實施例中，與上述正好相反，即4′b1111為最低的可能優(yōu)先級值，而4′b0000為最高的可能優(yōu)先級值。

表1控制邏輯電路104還包括按優(yōu)先順序排列邏輯電路206，其與請求隊列202連接。按優(yōu)先順序排列邏輯電路206接收類型更新事件信號203，其指示微處理器100內(nèi)已發(fā)生改變請求隊列202中存儲的請求215的請求類型的事件。例如，可執(zhí)行預(yù)取指令，從而將預(yù)取型請求215累積到請求隊列202中。隨后，來自預(yù)取請求215中指定的同一高速緩存線的加載指令可能在數(shù)據(jù)高速緩存存儲器102中遺漏，導(dǎo)致流水線暫停直到遺漏數(shù)據(jù)返回。因此，類型更新事件信號203將指示遺漏的高速緩存線的地址，并指示該地址與阻塞請求有關(guān)。
為響應(yīng)類型更新事件信號203，按優(yōu)先順序排列邏輯電路206更新由類型更新事件信號203所指定的請求215的優(yōu)先級211。因此，在上述例子中，如果預(yù)取請求215具有的當(dāng)前優(yōu)先級211為4’b0000，且類型更新事件信號203指示該請求215中指定的地址已成為阻塞請求類型的對象，則按優(yōu)先順序排列邏輯電路206將優(yōu)先級211更新為值4′b1100。
控制邏輯電路104還包括總線請求發(fā)出邏輯電路208，其與請求隊列202連接。在一個實施例中，在下一總線時鐘114周期前的主時鐘112周期，總線請求發(fā)出邏輯電路208選擇在請求隊列202中存儲的最高優(yōu)先級高速緩存線填充請求215，并通過總線事務(wù)請求信號116將所選擇的請求215發(fā)送到圖1的總線接口單元106。作為響應(yīng)，總線接口單元106在處理器總線118上發(fā)出所選擇的請求116?？偩€請求發(fā)送邏輯電路208還從請求隊列202中刪除所選擇的請求215。在一個實施例中，微處理器100內(nèi)的其他功能單元還請求總線接口單元106，其在總線請求發(fā)送邏輯電路208與其他功能單元之間進(jìn)行裁定，用以訪問處理器總線118，且僅當(dāng)總線請求發(fā)送邏輯電路208獲得總線接口單元106的使用權(quán)時，總線請求發(fā)送邏輯電路208才刪除所選擇的請求215。
此外，在總線請求發(fā)送邏輯電路208在處理器總線118上發(fā)出請求215并從請求隊列202中刪除該請求215之后，按優(yōu)先順序排列邏輯電路206還更新剩余的每個請求215的優(yōu)先級211。在一個實施例中，每次從請求隊列202中刪除一個請求215時，按優(yōu)先順序排列邏輯電路206遞增請求隊列202中剩余的每個請求215(即未被選擇在處理器總線118上發(fā)出的每個請求215)的優(yōu)先級211。
控制邏輯電路104還包括循環(huán)狀態(tài)指示器205，其與總線請求發(fā)送邏輯電路208連接。在一個實施例中，循環(huán)狀態(tài)指示器205包括循環(huán)指針，其指向請求隊列202中的一項215。每次在處理器總線118上發(fā)出請求215，循環(huán)指針遞增到請求隊列202中的下一項215。當(dāng)循環(huán)指針到達(dá)請求隊列202的一端時，它繞到請求隊列202的另一端。循環(huán)指針用于不止一個請求215為最高優(yōu)先級請求的場合，以按令人滿意的方式從最高優(yōu)先級請求中加以選擇，如下面進(jìn)行的更詳細(xì)描述。
更有利的是，將提高請求隊列202中剩余的未被選擇的請求215的優(yōu)先級211，與按循環(huán)順序選擇最高優(yōu)先級請求215相結(jié)合，可防止發(fā)生活鎖(live-lock)情形，即，在病態(tài)(pathological)情況下，請求215永遠(yuǎn)都不會被選擇在處理器總線上發(fā)出。
現(xiàn)在參照圖3，圖3示出了圖1的微處理器100的流程圖。流程從判決框302開始。
在判別框302，圖1的控制邏輯電路104確定當(dāng)前主時鐘112周期是否為剛好下一總線時鐘114周期之前的主時鐘112周期。如果不是，則流程轉(zhuǎn)到判別框304。否則，流程轉(zhuǎn)到判別框308。
在判別框304，圖2的累積邏輯電路204確定數(shù)據(jù)高速緩存存儲器102是否正在圖1的任何請求信號122-128上產(chǎn)生高速緩存線填充請求。如果不是，則流程轉(zhuǎn)到框307。否則，流程轉(zhuǎn)到框306。
在框306，累積邏輯電路204按照上面的表1，根據(jù)其請求類型分配初始優(yōu)先級給信號122-128上的任何高速緩存線填充請求，將每個請求累積到請求隊列202的一項215中，其包括用初始分配的優(yōu)先級填充優(yōu)先級字段211，用該請求所指定的高速緩存線地址填充地址字段213，以及設(shè)置有效位217。流程轉(zhuǎn)到框307。
在框307，如果類型更新事件信號203指示需要更新，則圖2的按優(yōu)先順序排列邏輯電路206更新請求隊列202中其請求類型已改變的每個請求215的優(yōu)先級211。在一個實施例中，如果該更新使該請求215的優(yōu)先級211提高，則按優(yōu)先順序排列邏輯電路206只更新請求215的優(yōu)先級211。流程返回到判別框302。
在判別框308，累積邏輯電路204確定數(shù)據(jù)高速緩存存儲器102是否正在任何請求信號122-128上產(chǎn)生高速緩存線填充請求。如果不是，則流程轉(zhuǎn)到框309。否則，流程轉(zhuǎn)到框312。
在框312，累積邏輯電路204按照上面的表1，根據(jù)其請求類型分配初始優(yōu)先級給信號122-128上的任何高速緩存線填充請求，并將每個請求累積到請求隊列202的一項215中，其包括用初始分配的優(yōu)先級填充優(yōu)先級字段211，以及用請求所指定的高速緩存線地址填充地址字段213。流程轉(zhuǎn)到框309。
在框309，如果類型更新事件信號203指示需要更新，則圖2的按優(yōu)先順序排列邏輯電路206更新請求隊列202中其請求類型已改變的每個請求215的優(yōu)先級211。在一個實施例中，如果該更新使該請求215的優(yōu)先級211提高，則按優(yōu)先順序排列邏輯電路206只更新請求215的優(yōu)先級211。流程轉(zhuǎn)到判別框311。
在判別框311，圖2的總線請求發(fā)送邏輯電路208確定請求隊列202中是否存在不止一個最高優(yōu)先級請求215。如果是，則流程轉(zhuǎn)到框315，否則流程轉(zhuǎn)到框313。
在框313，總線請求發(fā)送邏輯電路208選擇請求隊列202中的最高優(yōu)先級請求215。流程轉(zhuǎn)到框316。
在框315，總線請求發(fā)送邏輯電路208在請求隊列202中選擇由圖2的循環(huán)狀態(tài)指示器205指示的最高優(yōu)先級請求215。在一個實施例中，如果循環(huán)指針?biāo)赶虻恼埱箨犃?02中的請求215的優(yōu)先級211至少與請求隊列202中任何其他請求215的優(yōu)先級211一樣高，則總線請求發(fā)送邏輯電路208選擇由循環(huán)指針?biāo)赶虻恼埱?15；否則，總線請求發(fā)送邏輯電路208選擇請求隊列202中由循環(huán)指針?biāo)赶虻恼埱?15之后的具有至少與請求隊列202中任何其他請求215的優(yōu)先級211一樣高優(yōu)先級的下一請求215。流程轉(zhuǎn)到框316。
在框316，圖2的總線請求發(fā)送邏輯電路208根據(jù)框313或315中選擇的請求215，在總線請求信號116上產(chǎn)生請求給圖1的BIU 106。流程轉(zhuǎn)到框317。
在框317，圖2總線請求發(fā)送邏輯電路208從請求隊列202中刪除在框313或315中選擇的請求215。在一個實施例中，總線請求發(fā)送邏輯電路208通過清除請求項215的有效位217，從請求隊列202中刪除在框313或315中選擇的請求215。流程轉(zhuǎn)到框319。
在框319，響應(yīng)于從請求隊列202中刪除請求215，按優(yōu)先順序排列邏輯電路206更新該循環(huán)狀態(tài)指示器205。在一個實施例中，更新該循環(huán)狀態(tài)指示器205包括遞增循環(huán)指針。流程轉(zhuǎn)到框321。
在框321，按優(yōu)先順序排列邏輯電路206提高框316期間刪除所選擇的請求之后請求隊列202中還剩余的每個請求215的優(yōu)先級211。即按優(yōu)先順序排列邏輯電路206提高在框316中未被選擇的請求隊列202中的每個請求215的優(yōu)先級211。流程返回到判別框302，以進(jìn)行下一主時鐘112周期期間的操作。在一個實施例中，對下一主時鐘112周期執(zhí)行框317、319和321中的操作。
由于主時鐘112以固定比率與總線時鐘114一起運行，只需在總線請求發(fā)送邏輯電路208產(chǎn)生總線請求116以在處理器總線118上開始一事務(wù)之前瞬間的主時鐘112周期中選擇請求隊列202中累積的請求。因此，為在請求隊列202中累積盡可能多的高速緩存線填充請求用以進(jìn)行按優(yōu)先順序排列和選擇，本發(fā)明等待直到可在處理器總線118上開始事務(wù)的總線時鐘114周期開始前的最近的主時鐘112周期，才選擇在處理器總線118上發(fā)出請求。
現(xiàn)在參照圖4，圖4示出了圖1的微處理器100的操作的第一時序圖。該時序圖表示根據(jù)圖3的流程圖的數(shù)據(jù)高速緩存存儲器102請求高速緩存線填充以及控制邏輯電路104累積、選擇和發(fā)出最高優(yōu)先級總線請求的示例。該時序圖示出了用1至5表示的5個主時鐘112周期、以及一個總線時鐘114周期。在圖4的示例中，微處理器100的時鐘倍率值為4。即主時鐘112頻率為總線時鐘114頻率的4倍，如圖所示。主時鐘周期1的開始與總線時鐘周期的開始一致。
對每個主時鐘周期，時序圖示出了新請求是否由數(shù)據(jù)高速緩存存儲器102在圖1的高速緩存填充請求信號122-128上產(chǎn)生。對于每個主時鐘周期，時序圖還示出了圖2的請求隊列202內(nèi)容。在圖4例子中，請求隊列202有4項215，用0至3表示。每項215包括優(yōu)先級211(以十進(jìn)制值表示)、地址213(如A、B、C)以及有效位217(V表示有效，I表示無效)。非阻塞預(yù)取存取信號122上產(chǎn)生的新請求用″nbpr-X″表示，其中X為地址。非阻塞存儲分配存取信號124上產(chǎn)生的新請求用″nbsa-X″表示。非阻塞表途徑存取信號126上產(chǎn)生的新請求用″nbtw-X″表示。阻塞存取信號128上產(chǎn)生的新請求用″blkg-X″表示。此外，時序圖指示圖2的類型更新事件信號203上是否已有事件發(fā)生。同樣，時序圖指示圖2的循環(huán)狀態(tài)指示器205的循環(huán)指針值。最后，時序圖指示每個主時鐘周期采取什么操作(如果有的話)。
在主時鐘1期間，數(shù)據(jù)高速緩存存儲器102產(chǎn)生對地址A的非阻塞表途徑請求(nbtw-A)，作為響應(yīng)，累積邏輯電路204將其存儲在項0中，并根據(jù)表1和圖3的框306分配初始優(yōu)先級211為7。
在主時鐘2期間，數(shù)據(jù)高速緩存存儲器102產(chǎn)生對地址B的阻塞請求(blkg-B)，作為響應(yīng)，累積邏輯電路204將其存儲在項1中，并根據(jù)表1和圖3的框306分配初始優(yōu)先級211為12。
在主時鐘3期間，數(shù)據(jù)高速緩存存儲器102產(chǎn)生對地址C的非阻塞預(yù)取請求(nbpr-C)，作為響應(yīng)，累積邏輯電路204將其存儲在項2中，并根據(jù)表1和圖3的框306分配初始優(yōu)先級211為0。
在主時鐘4期間，數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新請求。由于圖3的判別框302中將主時鐘4確定為下一總線時鐘114周期之前的主時鐘112周期，根據(jù)圖3的框313，總線請求發(fā)送邏輯電路208選擇項1的請求215，因為項1具有最高優(yōu)先級有效請求215。此外，根據(jù)圖3的框316，總線請求發(fā)送邏輯電路208將所選擇的項1中的請求215發(fā)送給BIU 106。
在主時鐘5期間，開始新的總線時鐘114周期。數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新的請求。但是，根據(jù)圖3的框317，總線請求發(fā)送邏輯電路208從請求隊列202中刪除所選擇的項1中的請求215。此外，根據(jù)圖3的框319，總線請求發(fā)送邏輯電路208通過遞增值1更新循環(huán)指針。最后，根據(jù)圖3的框321，按優(yōu)先順序排列邏輯電路206通過增加優(yōu)先級211提高請求隊列202中每個請求215的優(yōu)先級211。在一個實施例中，按優(yōu)先順序排列邏輯電路206遞增請求隊列202中每個請求215的優(yōu)先級211，這與框321一致，因為所選擇的項1中的請求215現(xiàn)在無效；因此增加項1的優(yōu)先級211是不相關(guān)的。
現(xiàn)在參照圖5，圖5示出了根據(jù)圖3流程的圖1微處理器100的操作的第二時序圖。圖5的時序圖示出了與圖4類似的5個主時鐘周期；但是圖5用5至9表示時鐘周期。圖5中重復(fù)圖4的主時鐘周期5。
在主時鐘6期間，數(shù)據(jù)高速緩存存儲器102產(chǎn)生對地址D的非阻塞表途徑請求(nbtw-D)，作為響應(yīng)，累積邏輯電路204將其存儲在項1中(第一可用項215)，并分配初始優(yōu)先級211為7。
在主時鐘7期間，數(shù)據(jù)高速緩存存儲器102產(chǎn)生對地址E的非阻塞表途徑請求(nbtw-E)，作為響應(yīng)，累積邏輯電路204將其存儲在項3中(第一可用項215)，并分配初始優(yōu)先級211為7。
在主時鐘8期間，數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新請求。由于判別框302中將主時鐘8確定為下一總線時鐘114周期之前的主時鐘112周期，根據(jù)圖3的框313，總線請求發(fā)送邏輯電路208選擇項0的請求215，因為項0具有最高優(yōu)先級有效請求215。此外，根據(jù)圖3的框316，總線請求發(fā)送邏輯電路208將所選擇的項0中的請求215發(fā)送給BIU 106。
在主時鐘9期間，開始新的總線時鐘114周期。數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新的請求。但是，根據(jù)框317，總線請求發(fā)送邏輯電路208從請求隊列202中刪除所選擇的項0中的請求215。此外，根據(jù)框319，總線請求發(fā)送邏輯電路208通過遞增其值2更新循環(huán)指針。最后，根據(jù)圖3的框321，按優(yōu)先順序排列邏輯電路206通過遞增優(yōu)先級211提高請求隊列202中每個請求215的優(yōu)先級211。
現(xiàn)在參照圖6，圖6示出了根據(jù)圖3流程的圖1微處理器100的第三操作時序圖。圖6的時序圖示出了與圖5類似的5個主時鐘周期；但是圖6用9至13表示時鐘周期。圖6中重復(fù)圖5的主時鐘周期9。
在主時鐘10期間，數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新請求。但是，數(shù)據(jù)高速緩存存儲器102中地址C遺漏，導(dǎo)致微處理器100中流水線暫停，且類型更新事件信號203上指示該事件。因此，根據(jù)表1和圖3的框307，按優(yōu)先順序排列邏輯電路206通過分配優(yōu)先級為12更新項2的優(yōu)先級211。
在主時鐘11期間，數(shù)據(jù)高速緩存存儲器102產(chǎn)生對地址F的阻塞請求(blkg-F)，作為響應(yīng)，累積邏輯電路204將其存儲在項0中(第一可用項215)，并分配初始優(yōu)先級211為12。
在主時鐘12期間，數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新請求。由于判別框302中將主時鐘12確定為下一總線時鐘114周期之前的主時鐘112周期，根據(jù)圖3的判別框311和框315，總線請求發(fā)送邏輯電路208選擇項2的請求215，因為項2由循環(huán)指針指向并且至少為最高優(yōu)先級有效請求215。此外，根據(jù)框316，總線請求發(fā)送邏輯電路208將所選擇的項2中的請求215發(fā)送給BIU 106。
在主時鐘13期間，開始新的總線時鐘114周期。數(shù)據(jù)高速緩存存儲器102不產(chǎn)生新的請求。但是，根據(jù)框317，總線請求發(fā)送邏輯電路208從請求隊列202中刪除所選擇的項2中的請求215。此外，根據(jù)框319，總線請求發(fā)送邏輯電路208通過遞增其值3更新循環(huán)指針。最后，根據(jù)框321，按優(yōu)先順序排列邏輯電路206通過遞增優(yōu)先級211提高了請求隊列202中每個請求215的優(yōu)先級211。
盡管已詳細(xì)描述本發(fā)明及其目的、特性和優(yōu)點，本發(fā)明還包括其他實施例。例如，盡管已按每個主時鐘周期累積一個新高速緩存線填充請求來描述本發(fā)明，也可例如在同時產(chǎn)生請求的流水線中包含多個功能單元的微處理器中和/或在一多流水線或超標(biāo)量處理器中每個主時鐘周期累積多個請求。同樣，盡管本發(fā)明根據(jù)3個優(yōu)先等級按優(yōu)先順序排列請求，本發(fā)明還可適應(yīng)不同數(shù)量的優(yōu)先等級。此外，本發(fā)明可與處理器總線一起使用，其協(xié)議不允許每個總線時鐘產(chǎn)生新的總線請求，但只允許每隔N個總線時鐘產(chǎn)生新的總線請求。此外，盡管本發(fā)明將4個存取類型分組成不同優(yōu)先等級，根據(jù)處理器的需要，使用本發(fā)明也可對其他存取類型分組。最后，盡管本發(fā)明在下一總線時鐘邊緣之前的主時鐘累積總線請求并按優(yōu)先順序排列它們，也可在下一總線時鐘邊緣之前的其他整數(shù)倍(例如二倍或三倍)的主時鐘之處，按優(yōu)先順序排列總線請求。
本領(lǐng)域的技術(shù)人員應(yīng)理解他們很容易使用所公開的概念和特定實施例作為設(shè)計或修改其他結(jié)構(gòu)的基礎(chǔ)，以執(zhí)行本發(fā)明的相同意圖，而不偏離本發(fā)明的權(quán)利要求中定義的本發(fā)明的實質(zhì)和范圍。
權(quán)利要求
1.一種微處理器，其與總線連接以與系統(tǒng)存儲器連接，該總線工作在總線時鐘頻率，該微處理器具有工作在主時鐘頻率的核心邏輯電路，主時鐘頻率為總線時鐘頻率的數(shù)倍，包括數(shù)據(jù)高速緩存存儲器，被配置為以主時鐘頻率在總線上產(chǎn)生請求，以從系統(tǒng)存儲器讀取高速緩存線，每個所述請求具有來自多個預(yù)定請求類型的請求類型，多個預(yù)定請求類型包括阻塞請求類型和至少一個非阻塞請求類型；控制邏輯電路，其與所述數(shù)據(jù)高速緩存存儲器連接，被配置為以主時鐘頻率累積所述請求并根據(jù)所述請求類型初始分配優(yōu)先級給每個所述累積請求，以及被配置為以總線時鐘頻率選擇最高優(yōu)先級的所述請求以在總線上發(fā)出，以及提高每個所述未被選擇的累積請求的所述優(yōu)先級，其中所述控制邏輯電路被配置為將阻塞型請求的所述優(yōu)先級初始分配為第一值，以及將非阻塞型請求的所述優(yōu)先級分配為第二值，其中所述第一值的優(yōu)先級比所述第二值高；以及，總線接口單元，其與所述控制邏輯電路連接，被配置為從所述控制邏輯電路接收并在總線上發(fā)出所述所選擇的最高優(yōu)先級請求。
2.根據(jù)權(quán)利要求1的微處理器，其中，所述控制邏輯電路被配置為當(dāng)不止一個所述累積請求為最高優(yōu)先級時，則按循環(huán)順序選擇一個所述最高優(yōu)先級累積請求，以在總線上發(fā)出。
3.根據(jù)權(quán)利要求2的微處理器，其中所述請求累積在所述控制邏輯電路的請求隊列中。
4.根據(jù)權(quán)利要求3的微處理器，其中所述請求隊列包括多個項，用于存儲所述請求，該多個項中的每個項包括用于存儲所述優(yōu)先級的存儲區(qū)。
5.根據(jù)權(quán)利要求4的微處理器，其中所述控制邏輯電路包括循環(huán)指針，其指向該多個項中之一項，用于按循環(huán)順序選擇所述最高優(yōu)先級累積請求之一，以在總線上發(fā)出。
6.根據(jù)權(quán)利要求5的微處理器，其中所述控制邏輯電路每次從所述請求隊列中刪除所述累積請求中的一個時，更新所述循環(huán)指針。
7.根據(jù)權(quán)利要求1的微處理器，其中所述控制邏輯電路還被配置為確定是否已發(fā)生將每個所述累積請求的所述請求類型改變?yōu)椴煌埱箢愋偷氖录?，以及根?jù)所述不同請求類型更新已發(fā)生影響所述請求類型的事件的每個所述累積請求的所述優(yōu)先級。
8.根據(jù)權(quán)利要求1的微處理器，其中所述至少一個非阻塞請求類型的請求包括在總線上將頁表數(shù)據(jù)從系統(tǒng)存儲器傳送到微處理器的請求。
9.根據(jù)權(quán)利要求8的微處理器，其中所述至少一個非阻塞請求類型的請求包括如下之一將與所述數(shù)據(jù)高速緩存存儲器中的存儲遺漏有關(guān)的高速緩存線從系統(tǒng)存儲器傳送到微處理器的請求，其中所述控制邏輯電路被配置為將請求傳送頁表數(shù)據(jù)的所述優(yōu)先級初始分配為第二值，將請求傳送與存儲遺漏有關(guān)的高速緩存線的所述優(yōu)先級分配為第三值，其中所述第二值的優(yōu)先級比所述第三值的優(yōu)先級高；從系統(tǒng)存儲器預(yù)取高速緩存線到微處理器，其中所述控制邏輯電路被配置為將請求傳送頁表數(shù)據(jù)的所述優(yōu)先級分配為第二值，將請求在總線上從系統(tǒng)存儲器預(yù)取高速緩存線到微處理器的所述優(yōu)先級分配為第三值，其中所述第二值的優(yōu)先級比所述第三值的優(yōu)先級高。
10.根據(jù)權(quán)利要求1的微處理器，其中所述至少一個非阻塞請求類型的請求包括如下之一將與來自系統(tǒng)存儲器的在所述數(shù)據(jù)高速緩存存儲器中存儲的遺漏有關(guān)的高速緩存線傳送到微處理器的請求；從系統(tǒng)存儲器預(yù)取高速緩存線到微處理器的請求。
11.根據(jù)權(quán)利要求1的微處理器，其中所述阻塞請求類型與如下之一有關(guān)微處理器中由所述阻塞請求類型請求所指定的所需數(shù)據(jù)以進(jìn)行的功能單元；導(dǎo)致微處理器中流水線暫停直到與所述阻塞請求類型請求有關(guān)的數(shù)據(jù)從系統(tǒng)存儲器取到微處理器為止的操作所產(chǎn)生的請求。
12.根據(jù)權(quán)利要求1的微處理器，其中所述至少一個非阻塞請求類型包括非阻塞頁表途徑請求類型。
13.根據(jù)權(quán)利要求12的微處理器，其中所述非阻塞頁表途徑請求類型包括由于變換旁路緩沖器遺漏，在總線上從系統(tǒng)存儲器讀取頁表數(shù)據(jù)的請求。
14.根據(jù)權(quán)利要求12的微處理器，其中所述至少一個非阻塞請求類型包括非阻塞存儲分配請求類型，其中所述控制邏輯電路按優(yōu)先順序排列的非阻塞存儲分配請求類型請求比所述阻塞請求類型請求和所述非阻塞頁表途徑請求類型請求優(yōu)先級低。
15.根據(jù)權(quán)利要求14的微處理器，其中所述非阻塞存儲分配請求類型的請求包括由于在所述數(shù)據(jù)高速緩存存儲器中至回寫存儲區(qū)的存儲遺漏，在總線上從系統(tǒng)存儲器讀取高速緩存線的請求。
16.根據(jù)權(quán)利要求12的微處理器，其中所述至少一個非阻塞請求類型包括預(yù)取請求類型，其中所述控制邏輯電路按優(yōu)先順序排列的預(yù)取請求類型請求比所述阻塞請求型請求和所述非阻塞頁表途徑請求類型請求優(yōu)先級低。
17.根據(jù)權(quán)利要求16的微處理器，其中所述預(yù)取請求類型包括如下之一讀取預(yù)取指令所指定的高速緩存線的請求；讀取由微處理器預(yù)測性產(chǎn)生的高速緩存線的請求。
18.一種在連接微處理器與系統(tǒng)存儲器的總線上從系統(tǒng)存儲器請求高速緩存線的方法，該總線工作在總線時鐘頻率，微處理器的核心邏輯電路工作在主時鐘頻率，主時鐘頻率為總線時鐘頻率的倍數(shù)，該方法包括以主時鐘頻率接收多個總線請求，并根據(jù)其請求類型初始分配優(yōu)先級；以及以總線時鐘頻率選擇多個請求中的最高優(yōu)先級請求，以在總線上發(fā)出；提高除多個請求中被選擇在總線上發(fā)出的那個請求之外的多個請求中每個請求的優(yōu)先級。
19.根據(jù)權(quán)利要求18的方法，其中多個總線請求的每個包括在總線上從系統(tǒng)存儲器將高速緩存線取到微處理器的高速緩存存儲器中的請求。
20.根據(jù)權(quán)利要求19的方法，其中請求類型為多個請求類型之一，其中多個請求類型中的第一種為阻塞請求類型，至少一第二種為非阻塞請求類型。
21.根據(jù)權(quán)利要求20的方法，其中阻塞請求類型的請求包括導(dǎo)致微處理器中流水線暫停直到在總線上從系統(tǒng)存儲器取得高速緩存線為止的請求。
22.根據(jù)權(quán)利要求19的方法，其中所述根據(jù)其中的請求類型初始分配優(yōu)先級給每個總線請求包括分配比非阻塞請求類型高的優(yōu)先級給阻塞請求類型的總線請求。
23.根據(jù)權(quán)利要求20的方法，其中至少一第二種非阻塞請求類型包括如下兩種之一非阻塞預(yù)取類型和非阻塞表途徑類型，其中所述根據(jù)其請求類型初始分配優(yōu)先級給每個總線請求包括分配比非阻塞表途徑請求類型高的優(yōu)先級給阻塞請求類型的總線請求，以及分配比非阻塞預(yù)取請求類型高的優(yōu)先級給非阻塞表途徑請求類型的總線請求；非阻塞存儲分配類型和非阻塞表途徑類型，其中所述根據(jù)其請求類型初始分配優(yōu)先級給每個總線請求包括分配比非阻塞表途徑請求類型高的優(yōu)先級給阻塞請求類型的總線請求，以及分配比非阻塞存儲分配請求類型高的優(yōu)先級給非阻塞表途徑請求類型的總線請求。
24.根據(jù)權(quán)利要求19的方法，還包括以主時鐘頻率將所述多個請求累積到請求隊列中。
25.根據(jù)權(quán)利要求18的方法，其中所述選擇多個請求中的最高優(yōu)先級請求以在總線上發(fā)出包括在總線時鐘周期的最后一個主時鐘周期期間選擇多個請求中的最高優(yōu)先級請求以在總線上發(fā)出。
26.根據(jù)權(quán)利要求18的方法，其中所述選擇多個請求中的最高優(yōu)先級請求以在總線上發(fā)出的步驟包括確定是否多個請求中不止一個為最高優(yōu)先級；當(dāng)多個請求中只有一個為最高優(yōu)先級時，則選擇多個請求中的最高優(yōu)先級請求，以在總線上發(fā)出；以及當(dāng)多個請求中不止一個為最高優(yōu)先級時，則以循環(huán)方式選擇多個最高優(yōu)先級請求中的一個，以在總線上發(fā)出。
27.根據(jù)權(quán)利要求18或26的方法，還包括確定是否已發(fā)生將多個請求中每個的請求類型改變?yōu)椴煌恼埱箢愋偷氖录灰约案鶕?jù)不同的請求類型更新多個請求中已發(fā)生影響請求類型的事件的每個請求的優(yōu)先級。
28.根據(jù)權(quán)利要求27的方法，其中所述確定和更新以主時鐘頻率進(jìn)行。
29.根據(jù)權(quán)利要求27的方法，其中所述確定是否已發(fā)生改變請求類型的事件包括確定非阻塞請求類型已變?yōu)樽枞埱箢愋汀?br> 全文摘要
本發(fā)明公開了一種設(shè)置高速緩存線填充總線存取優(yōu)先級的微處理器和方法，其根據(jù)請求類型排列高速緩存線填充請求，而不是按程序順序發(fā)出該請求。該請求是以主時鐘頻率在微處理器內(nèi)部產(chǎn)生的，從總線上發(fā)出，主時鐘頻率為總線時鐘頻率的倍數(shù)。請求類型為阻塞類型和一個或多個非阻塞類型。阻塞請求初始分配比非阻塞請求高的優(yōu)先級。每個總線時鐘依次地選擇最高優(yōu)先級請求以在總線上發(fā)出，并遞增未被選擇的每個請求的優(yōu)先級。如果不止一個請求為最高優(yōu)先級，則以循環(huán)順序選擇最高優(yōu)先級請求。如果發(fā)生影響其類型的事件，可改變該請求的優(yōu)先級。
文檔編號G06F13/18GK1932782SQ20061010318
公開日2007年3月21日 申請日期2006年7月7日 優(yōu)先權(quán)日2005年9月13日
發(fā)明者G·格倫·亨利, 羅德尼·E·胡克 申請人:威盛電子股份有限公司