專(zhuān)利名稱(chēng)：Esd保護(hù)電路單元的制作方法
技術(shù)領(lǐng)域：
所公開(kāi)的電路和方法涉及集成電路。更具體地，所公開(kāi)的系統(tǒng)和方法涉及用于集成電路的靜電放電(“ESD”)保護(hù)。
背景技術(shù)：
隨著集成電路(“1C”)器件的不斷縮小，當(dāng)前的趨勢(shì)為制造以下集成電路:具有更淺的結(jié)深度、更薄的柵極氧化物、輕摻雜漏極(“LDD”)結(jié)構(gòu)、淺溝槽隔離(“STI”)結(jié)構(gòu)和自對(duì)準(zhǔn)硅化物(“自對(duì)準(zhǔn)多晶硅化物”)工藝，所有這些都用于先進(jìn)的亞四分之一微米互補(bǔ)金屬氧化物半導(dǎo)體(“CMOS”)技術(shù)。由于ESD事件，所有這些工藝都引起相關(guān)的CMOS IC產(chǎn)品變得更容易遭受損害。因此，在芯片上建立ESD保護(hù)電路以保護(hù)IC上的器件和電路免受ESD損害。隨著半導(dǎo)體處理技術(shù)的進(jìn)步，MOS晶體管的柵極介電層變得更薄且越來(lái)越容易受到由ESD電流所引起的損害。當(dāng)MOS晶體管用于多電源域電路(mult1-power domaincircuitry)時(shí)，該問(wèn)題變得更加嚴(yán)重。二極管模塊通常連接至兩個(gè)電源域之間的I/O接地總線(xiàn)。當(dāng)發(fā)生ESD時(shí)，二極管模塊可以導(dǎo)致ESD電流流經(jīng)除I/O接地總線(xiàn)(作為期望路徑)之外的損害路徑，從而損害薄柵極介電層MOS晶體管。根據(jù)ESD協(xié)會(huì)的組件充電模式(Charge Device Model, CDM)路標(biāo)，隨著較大電容IC封裝件的出現(xiàn)，更高的電容將導(dǎo)致相對(duì)較高幅度的放電峰值電流水平，從而產(chǎn)生了新的挑戰(zhàn)。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種集成電路包括:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2 ;保護(hù)電路，所述保護(hù)電路包括:第一電源總線(xiàn)，連接至Vdd2 ;第一接地總線(xiàn)，連接至接地電源電壓，所述第一接地總線(xiàn)被配置成使得所述第一電源總線(xiàn)和所述第一接地總線(xiàn)之間的距離與所述被驅(qū)動(dòng)器件的電源總線(xiàn)和所述被驅(qū)動(dòng)器件的接地總線(xiàn)之間的距離相匹配；第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組，所述第一器件連接在所述第一電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至所述驅(qū)動(dòng)器件的輸出；以及第二器件，對(duì)應(yīng)于所述第一器件，所述第二器件來(lái)自由N型二極管和接地柵極NMOS組成的組，所述第二器件連接在所述被驅(qū)動(dòng)器件的輸入和所述接地總線(xiàn)之間。在該保護(hù)電路中:所述第一器件被定位為在所述被驅(qū)動(dòng)器件的PMOS的附近，所述被驅(qū)動(dòng)器件的PMOS連接至所述被驅(qū)動(dòng)器件的輸入，以及所述第二器件被定位為在所述被驅(qū)動(dòng)器件的NMOS的附近，所述被驅(qū)動(dòng)器件的NMOS連接至所述被驅(qū)動(dòng)器件的輸入。在該保護(hù)電路中，所述保護(hù)電路的所述第一電源總線(xiàn)、所述第一接地總線(xiàn)、所述第一器件和所述第二器件形成具有第一單元高度的第一單位單元，以及所述保護(hù)電路還包括第二單位單元，所述第二單位單元具有第二單元高度，所述第二單元高度等于所述第一單元高度，所述第二單位單元具有連接至所述第一電源總線(xiàn)的第二電源總線(xiàn)，所述第二單位單元具有連接至第一接地總線(xiàn)的第二接地總線(xiàn)，所述第二單位單元的第一器件連接在所述第二電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述第二單位單元的第二器件連接在所述被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間，所述第二單位單元被放置為與所述第一單位單元相鄰。在該保護(hù)電路中，所述第一器件為P型二極管，具有:第一 N+區(qū)域和第二 N+區(qū)域，通過(guò)第三N+區(qū)域連接；以及P+區(qū)域，位于所述第一 N+區(qū)域和所述第二 N+區(qū)域之間，所述N+區(qū)域連接至Vdd2，所述P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入，以及所述第二器件為N型二極管，具有:第一 P+區(qū)域和第二 P+區(qū)域以及N+區(qū)域，所述N+區(qū)域與所述第一 P+區(qū)域和所述第二 P+區(qū)域相鄰，所述P+區(qū)域接地，所述N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入。該保護(hù)電路還包括:至少一個(gè)偽圖案，與所述第一器件的第一 N+區(qū)域或第二 N+區(qū)域和/或所述第二器件的第一 P+區(qū)域或第二 P+區(qū)域相鄰，在從電源總線(xiàn)到接地總線(xiàn)的方向上配置所述偽圖案。在該保護(hù)電路中，所述第一器件為柵極Vdd PM0S，具有:第一 N+區(qū)域和第二 N+區(qū)域，通過(guò)第三N+區(qū)域連接；以及多個(gè)P+區(qū)域，位于所述第一 N+區(qū)域和所述第二 N+區(qū)域之間，所述N+區(qū)域和內(nèi)部的一個(gè)P+區(qū)域連接至Vdd2，外部的P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，連接至Vdd2，所述柵電極具有位于所述多個(gè)P+區(qū)域之間和上方的部分，以及所述第二器件為柵極接地NM0S，具有:第一 P+區(qū)域和第二 P+區(qū)域，通過(guò)第三P+區(qū)域連接；以及多個(gè)N+區(qū)域，位于所述第一 P+區(qū)域和所述第二 P+區(qū)域之間，所述P+區(qū)域和內(nèi)部的一個(gè)N+區(qū)域接地，外部的N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，所述柵電極接地且具有位于所述多個(gè)N+區(qū)域之間和上方的部分。根據(jù)本發(fā)明的另一方面，提供了一種持久性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，利用用于電子設(shè)計(jì)自動(dòng)化(EDA)工具的單元庫(kù)進(jìn)行編碼，所述單元庫(kù)具有用于實(shí)施對(duì)應(yīng)功能的多個(gè)單元設(shè)計(jì)，其中，所述單元庫(kù)包括:至少一個(gè)保護(hù)單元，限定用于集成電路的保護(hù)電路，集成電路包括:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2，所述保護(hù)電路包括:第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組，所述第一器件連接在與Vdd2連接的第一電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至所述驅(qū)動(dòng)器件的輸出；以及第二器件，對(duì)應(yīng)于所述第一器件，所述第二器件來(lái)自由N型二極管和接地柵極NMOS組成的組，所述第二器件連接在所述被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間；以及接收單元，用于至少對(duì)所述被驅(qū)動(dòng)器件的輸入進(jìn)行布局，其中，所述保護(hù)單元的單元高度與所述接收單元的單元高度相同。在該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，所述保護(hù)單元被配置成使得所述第一電源總線(xiàn)和所述第一接地總線(xiàn)之間的距離與所述被驅(qū)動(dòng)器件的電源總線(xiàn)和所述被驅(qū)動(dòng)器件的接地總線(xiàn)之間的距離相匹配。在該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，所述保護(hù)單元和所述接收單元被配置成直接鄰接。該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)還包括:第二保護(hù)單位單元，被配置成直接與所述保護(hù)單元鄰接，所述第二單位單元具有被配置成連接至所述第一電源總線(xiàn)的第二電源總線(xiàn)，所述第二保護(hù)單位單元具有被配置為連接至所述第一接地總線(xiàn)的第二接地總線(xiàn)，所述第二保護(hù)單位單元的第一器件連接在所述第二電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述第二單位單元的第二器件連接在所述被驅(qū)動(dòng)器件的輸入和所述接地總線(xiàn)之間。
在該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，所述第一器件為P型二極管，具有:第一 N+區(qū)域和第二 N+區(qū)域，通過(guò)第三N+區(qū)域連接；以及P+區(qū)域，位于所述第一 N+區(qū)域和所述第二 N+區(qū)域之間，所述N+區(qū)域連接至Vdd2，所述P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入，以及所述第二器件為N型二極管，具有:第一 P+區(qū)域和第二 P+區(qū)域，通過(guò)第三N+區(qū)域連接；以及N+區(qū)域，位于所述第一 P+區(qū)域和所述第二 P+區(qū)域之間，所述P+區(qū)域接地，所述N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入。該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)還包括:第二保護(hù)單元，被配置為與所述第一保護(hù)單元鄰接，所述第二保護(hù)單元包括:P型二極管，具有:第一 N+區(qū)域和第二 N+區(qū)域；以及P+區(qū)域，位于所述第一 N+區(qū)域和所述第一保護(hù)單元的P型二極管的所述第一 N+區(qū)域和所述第二 N+區(qū)域中的一個(gè)之間，所述第二保護(hù)單元的N+區(qū)域連接至Vdd2，所述P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及N型二極管，具有:第一 P+區(qū)域和第二 P+區(qū)域；以及N+區(qū)域，位于所述第一 P+區(qū)域和所述第一保護(hù)單元的N型二極管的第一 P+區(qū)域和第二 P+區(qū)域中的一個(gè)之間，所述第二保護(hù)單元的P+區(qū)域接地，N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入。在該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，所述第一器件為柵極Vdd PM0S，具有:第一 N+區(qū)域和第二 N+區(qū)域，通過(guò)第三N+區(qū)域連接；以及多個(gè)P+區(qū)域，位于所述第一 N+區(qū)域和所述第二 N+區(qū)域之間，所述N+區(qū)域和內(nèi)部的一個(gè)P+區(qū)域連接至Vdd2，外部的P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，連接至Vdd2，所述柵電極具有位于所述多個(gè)P+區(qū)域之間和上方的部分，并且所述第二器件為柵極接地NM0S，具有:第一 P+區(qū)域和第二 P+區(qū)域，通過(guò)第三P+區(qū)域連接；以及多個(gè)N+區(qū)域，位于所述第一 P+區(qū)域和所述第二 P+區(qū)域之間，所述P+區(qū)域和內(nèi)部的一個(gè)N+區(qū)域接地，外部的N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，所述柵電極接地且具有位于所述多個(gè)N+區(qū)域之間和上方的部分。該計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)還包括:第二保護(hù)單元，被配置成與所述第一保護(hù)單元鄰接，所述第二保護(hù)單元包括:柵極Vdd PMOS(⑶PM0S)，具有:第一N+區(qū)域和第二N+區(qū)域；以及多個(gè)P+區(qū)域，位于所述第一 N+區(qū)域和所述第一保護(hù)單元的GDPMOS的第一 P+區(qū)域和第二 P+區(qū)域中的一個(gè)之間，所述第二保護(hù)單元的N+區(qū)域和內(nèi)部的一個(gè)P+區(qū)域連接至Vdd2，外部的P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，連接至Vdd2，所述柵電極具有位于所述多個(gè)P+區(qū)域之間和上方的部分；以及柵極接地NMOS (GGNMOS)，具有:第一 P+區(qū)域和第二 P+區(qū)域；以及多個(gè)N+區(qū)域，位于所述第一 P+區(qū)域和所述第一保護(hù)單元的GGNMOS的第一 P+區(qū)域和第二 P+區(qū)域中的一個(gè)之間，所述P+區(qū)域和內(nèi)部的一個(gè)N+區(qū)域接地，外部的N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，所述柵電極接地且具有位于所述多個(gè)N+區(qū)域之間和上方的部分。根據(jù)本發(fā)明的又一方面，提供了一種對(duì)集成電路(IC)進(jìn)行布局的方法，包括:從單元庫(kù)中選擇保護(hù)單元，所述保護(hù)單元限定用于IC的保護(hù)電路，所述IC包括:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2，所述保護(hù)電路包括:第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組，所述第一器件連接在與Vdd2連接的第一電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至所述驅(qū)動(dòng)器件的輸出；以及第二器件，對(duì)應(yīng)于所述第一器件，所述第二器件來(lái)自由N型二極管和接地柵極NMOS組成的組，所述第二器件連接在所述被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間；以及從所述單元庫(kù)中選擇接收單元，所述接收單元用于至少對(duì)所述被驅(qū)動(dòng)器件的輸入進(jìn)行布局，其中，所述保護(hù)單元的單元高度與所述接收單元的單元高度相同；以及使用電子設(shè)計(jì)自動(dòng)化(EDA)工具對(duì)所述IC進(jìn)行布局，以包括所述保護(hù)單元和所述接收單元。在該方法中，使用所述EDA工具的步驟包括:使所述保護(hù)單元和所述接收單元的對(duì)應(yīng)電源總線(xiàn)鄰接；以及使所述保護(hù)單元和所述接收單元的對(duì)應(yīng)接地總線(xiàn)鄰接。該方法還包括:使第二保護(hù)單元與所述第一保護(hù)單元鄰接，所述第二保護(hù)單元具有與所述第一保護(hù)單元的單元高度相同的單元高度，所述第二保護(hù)單元包括:第一器件，對(duì)應(yīng)于所述第一保護(hù)單元的所述第一器件；以及第二器件，對(duì)應(yīng)于所述第一保護(hù)單元的第二器件。在該方法中，鄰接步驟包括:使一個(gè)或多個(gè)附加第二保護(hù)單元與所述第二保護(hù)單元鄰接，以包括盡可能多且適合保護(hù)電路的可用空間的第二保護(hù)單元。在該方法中，所述第二保護(hù)單元具有比所述第一保護(hù)單元的單元寬度小的單元寬度。在該方法中，所述第一保護(hù)單元的有源區(qū)域具有U形結(jié)構(gòu)；以及所述第二保護(hù)單元的對(duì)應(yīng)有源區(qū)域具有L形結(jié)構(gòu)。


圖1是根據(jù)一個(gè)實(shí)施例的ESD保護(hù)電路的示意圖。圖2是根據(jù)第二實(shí)施例的ESD保護(hù)電路的示意圖。圖3是圖1的ESD保護(hù)電路的布局的平面圖。圖4是沿著圖3的截線(xiàn)4-4截取的圖3的電路的截面圖。圖5是沿著圖3的截線(xiàn)5-5截取的圖3的電路的截面圖。圖6是圖3的布局的柵電極層的平面圖。圖7是圖3的布局的金屬I(mǎi)(Ml)層的平面圖。圖8是圖3的布局的左側(cè)版本(left version)的平面圖。圖9是圖3的布局的右側(cè)版本的平面圖。圖10示出了由圖3的器件保護(hù)的緩沖單元的實(shí)例。圖11是保護(hù)電路的左側(cè)版本直接與其鄰接的電平轉(zhuǎn)換器的實(shí)例。圖12A是彼此相鄰垂直布局的兩個(gè)保護(hù)電路的實(shí)例。圖12B和圖12C是水平配置的多個(gè)保護(hù)電路的實(shí)例。圖13是圖2的ESD保護(hù)電路的布局的平面圖。圖14是沿著圖13的截線(xiàn)14-14截取的圖13的電路的截面圖。圖15是沿著圖13的截線(xiàn)15-15截取的圖13的電路的截面圖。圖16是圖13的布局的柵電極層的平面圖。圖17是圖13的布局的金屬I(mǎi)(Ml)的平面圖。圖18是圖13的布局的左側(cè)版本的平面圖。圖19是圖13的布局的右側(cè)版本的平面圖。圖20是具有單元庫(kù)和EDA工具的系統(tǒng)的結(jié)構(gòu)圖。
具體實(shí)施方式
結(jié)合認(rèn)為是整個(gè)描述一部分的附圖讀取示例性實(shí)施例的描述。在說(shuō)明書(shū)中，諸如“下部”、“上部”、“水平”、“垂直”、“上方”、“之下”、“上”、“下”、“頂部”和“底部”的相對(duì)術(shù)語(yǔ)以及派生詞(例如，“水平地”、“向下地”、“向上地”等)應(yīng)該是指討論的附圖所描述或所示的定向。這些相對(duì)術(shù)語(yǔ)是為了描述的方便，并不要求以具體定向來(lái)構(gòu)造或操作裝置。除非另有指定，關(guān)于附接、耦合等的術(shù)語(yǔ)(諸如“連接”和“互連”)是指結(jié)構(gòu)彼此直接固定或附接或通過(guò)插入結(jié)構(gòu)間接固定或附接至結(jié)構(gòu)關(guān)系以及可移動(dòng)或剛性附接或關(guān)系。在各個(gè)實(shí)施例中，提供跨電源組界面(cross-power-domain interface)的ESD保護(hù)電路作為單元庫(kù)的標(biāo)準(zhǔn)單元。保護(hù)單元可以具有與接收機(jī)(被驅(qū)動(dòng))域電路單元相同的高度。ESD保護(hù)單元可以容易地結(jié)合到IC設(shè)計(jì)中。ESD保護(hù)單元的布局節(jié)省了 IC上的面積，并且提供較大的靈活性。為了增加保護(hù)，多個(gè)ESD保護(hù)單元可以串聯(lián)連接，并且以水平鏈進(jìn)行布局或者在兩行或多行中垂直配置。圖1是用于跨域界面的保護(hù)電路的第一實(shí)施例的示意圖，其中，驅(qū)動(dòng)器件50和被驅(qū)動(dòng)(接收)器件60位于單獨(dú)的電源域中。集成電路包括:驅(qū)動(dòng)器件50，具有第一電源電壓Vddl和輸出50ο ；以及被驅(qū)動(dòng)器件60，具有輸入和第二電源電壓Vdd2，該第二電源電壓Vdd2低于、等于或高于第一電源電壓Vddl。驅(qū)動(dòng)器件50具有接地電源電壓Vssl，并且被驅(qū)動(dòng)器件60具有第二接地電源電壓Vss2，Vss2可以不同于Vssl。因此，驅(qū)動(dòng)器件50和被驅(qū)動(dòng)器件60可以具有不同的電源總線(xiàn)和接地總線(xiàn)。在正常的非ESD操作中，來(lái)自被驅(qū)動(dòng)器件的電流流經(jīng)輸出50ο到達(dá)驅(qū)動(dòng)器件60的輸入的PMOS和NMOS的柵極，從而控制PMOS和NMOS的切換。保護(hù)電路100可以為Vdd2和Vss2電源軌之間的ESD鉗位電路，包括電阻器和一對(duì)器件。在圖1的實(shí)施例中，該器件為一對(duì)鉗位二極管100a、100b。在正常的非ESD操作中，來(lái)自驅(qū)動(dòng)器件50的電流流經(jīng)被驅(qū)動(dòng)器件60的PMOS和NMOS的柵極。如果發(fā)生ESD事件，則二極管IOOb可以處于反偏壓條件下，并且將ESD電流安全得傳輸至地，以避免被驅(qū)動(dòng)器件60的晶體管的柵極處于高ESD電壓環(huán)境中。保護(hù)電路設(shè)計(jì)結(jié)合到標(biāo)準(zhǔn)單元庫(kù)中，從而通過(guò)IC設(shè)計(jì)者選擇作為IC設(shè)計(jì)的構(gòu)件模塊。圖10至圖12C示出了結(jié)合圖1的保護(hù)電路100的五個(gè)實(shí)例電路的布局圖。在這些圖的每一個(gè)中，結(jié)構(gòu)包括至少一個(gè)保護(hù)單元和接收單元。提供接收單元用于至少對(duì)被保護(hù)(被驅(qū)動(dòng))器件的輸入進(jìn)行布局。在一些實(shí)施例中，接收單元包含整個(gè)被保護(hù)器件。在其他實(shí)施例中，接收單元包括接收器件的輸入，并且連接至一個(gè)或多個(gè)附加下游單元(未示出)。在圖10、圖11、圖12B和圖12C中，保護(hù)單元100具有單元高度H，該單元高度H與接收單元的單元高度相同。在圖10、圖11、圖12B和圖12C中，保護(hù)單元水平地與接收單元鄰接。在圖12A中，接收單元具有高度2H，并且兩個(gè)保護(hù)單元垂直鄰接，使得垂直鄰接的保護(hù)單元的總高度也等于2H。圖10示出了包括被配置成保護(hù)緩沖單元1002的保護(hù)單元100的電路1000。圖11示出了包括被配置成保護(hù)高低電平轉(zhuǎn)換器1102的保護(hù)單元100的電路1100。圖11還示出了保護(hù)電路100的電源總線(xiàn)Vdd2與接收單元1102的電源總線(xiàn)VDD鄰接，并且保護(hù)電路100的接地總線(xiàn)VSS與接收電路的接地總線(xiàn)鄰接。保護(hù)電路100具有連接至Vdd2的第一電源總線(xiàn)150。電路100具有連接至接地電源VSS的第一接地總線(xiàn)170。從圖10和圖11可以看出，接地總線(xiàn)170被配置為使得第一電源總線(xiàn)150與第一接地總線(xiàn)170之間的距離Dl與被驅(qū)動(dòng)器件的電源總線(xiàn)和被驅(qū)動(dòng)器件的接地總線(xiàn)之間的距離D2相匹配。此外，如圖10和圖11所示，保護(hù)單元100的高度H與用于接收機(jī)(被驅(qū)動(dòng))電路1002、1102的電源域的標(biāo)準(zhǔn)庫(kù)單元的高度H相匹配。因此，保護(hù)單元100可以包括在IC設(shè)計(jì)中并且自動(dòng)地通過(guò)電子設(shè)計(jì)自動(dòng)化(EDA)系統(tǒng)的放置和布線(xiàn)工具來(lái)放置該保護(hù)單元?，F(xiàn)在，參照?qǐng)D3至圖7，示出了保護(hù)單元100的細(xì)節(jié)。為了易于理解，在圖6中示出了柵極介電層和襯底有源區(qū)域，并且在圖7中示出了金屬層(例如，第一金屬層Ml)圖案。此外，在圖4中示出了 P型二極管IOOa的截面圖，以及在圖5中示出了 N型二極管IOOb的截面圖。盡管在實(shí)例中，在Ml層中設(shè)置用于保護(hù)器件的互連，但這些互連還可以形成在任意互連線(xiàn)層中。襯底具有第一器件，該第一器件在該實(shí)施例中為P型二極管100a。P型二極管連接在第一電源總線(xiàn)150(Vdd2)和被驅(qū)動(dòng)器件60的輸入I之間。被驅(qū)動(dòng)器件60的輸入I通過(guò)電阻器R(圖1)連接至驅(qū)動(dòng)器件50的輸出50ο。襯底具有包含N+型擴(kuò)散區(qū)域101-103以及P+擴(kuò)散區(qū)域105的N阱180 (圖4)。通過(guò)淺溝槽隔離STI區(qū)域120 (圖4)分離N+擴(kuò)散區(qū)域和P+擴(kuò)散區(qū)域。僅在圖4、圖5和圖6中示出STI區(qū)域以簡(jiǎn)化圖3。N+擴(kuò)散區(qū)域101-103以U形結(jié)構(gòu)連接，在三側(cè)環(huán)繞P+擴(kuò)散區(qū)域105。N+擴(kuò)散區(qū)域101和102還通過(guò)接觸通孔104連接至Ml層中的電源總線(xiàn)圖案150。N+區(qū)域101和102通過(guò)接觸通孔104連接至Ml層中的Vdd2總線(xiàn)圖案150。襯底具有對(duì)應(yīng)于第一器件IOOa的第二器件100b。即，如果第一器件IOOa為P型二極管，則第二器件IOOb為N型二極管(可選地，如果第一器件為⑶PM0S，則第二器件為GGNM0S)。在圖3中，第二器件為N型二極管100b。第二器件IOOb連接在被驅(qū)動(dòng)器件60的輸入I和接地總線(xiàn)170 (VSS)之間。N型二極管IOOb具有P阱190 (圖4)，該P(yáng)阱包含通過(guò)淺溝槽隔離(STI)區(qū)域120 (圖4)分離的P+型擴(kuò)散區(qū)域111-113和N+擴(kuò)散區(qū)域115。P+擴(kuò)散區(qū)域111-113以U形結(jié)構(gòu)連接，在三側(cè)環(huán)繞N+擴(kuò)散區(qū)域115。P+擴(kuò)散區(qū)域111和112還通過(guò)接觸通孔114連接至Ml層中的接地總線(xiàn)圖案170。P型二極管的陽(yáng)極(P+區(qū)域)105通過(guò)Ml層中的接觸通孔106、接觸通孔116和連接線(xiàn)圖案160連接至N型二極管的陰極(N+區(qū)域)115。圖案160又通過(guò)相同金屬層或另一金屬層中的另一互連圖案(未示出)連接至被驅(qū)動(dòng)器件的輸入。因此，P型二極管陽(yáng)極105和N型二極管陰極115都連接至接收(被驅(qū)動(dòng))器件60的輸入。可選地，保護(hù)電路100還包括至少一個(gè)偽圖案130，該偽圖案與第一器件IOOa的第
一N+區(qū)域101或第二 N+區(qū)域102和/或第二器件IOOb的第一 P+區(qū)域111或第二 P+區(qū)域112相鄰。偽圖案沒(méi)有連接至任何其他器件。例如，可以在柵電極層中形成偽導(dǎo)體以保持預(yù)期的多晶硅密度。在先進(jìn)技術(shù)中控制多晶硅密度以防止隨后形成層中的凹陷和侵蝕。偽圖案130在從電源總線(xiàn)到接地總線(xiàn)延伸的方向上配置。在實(shí)例中，在P型二極管IOOa和N型二極管IOOb的每個(gè)的每一側(cè)上垂直配置對(duì)應(yīng)的偽圖案130。這僅僅是一個(gè)實(shí)例?？梢愿鶕?jù)期望使用其他偽結(jié)構(gòu)(或沒(méi)有偽圖案)以保持任何目標(biāo)多晶硅密度。
在圖3的實(shí)例中，將P型二極管IOOa和N型二極管IOOb配置成關(guān)于圖3所示保護(hù)單元的赤道中心線(xiàn)CL對(duì)稱(chēng)(盡管P型二極管的每個(gè)區(qū)域中的摻雜類(lèi)型不同于N型二極管的對(duì)應(yīng)區(qū)域的摻雜類(lèi)型)。保護(hù)單元100還關(guān)于垂直軸左右對(duì)稱(chēng)。圖8和圖9示出了保護(hù)單元100L、100R的兩種變化，其中，有源區(qū)域101-103、111-113的U形結(jié)構(gòu)縮減為L(zhǎng)形結(jié)構(gòu)101、103和111、113。此外，僅在保護(hù)單元100LU00R的一側(cè)上設(shè)置偽圖案130。圖8是保護(hù)單元100L的左側(cè)版本，圖9是保護(hù)單元的右側(cè)版本。這些結(jié)構(gòu)被設(shè)計(jì)為在包括兩個(gè)或多個(gè)保護(hù)單元100、100L和/或100R(如圖12B所示)的結(jié)構(gòu)中相互直接鄰接，以增加ESD保護(hù)的量。在圖12B中，為了易于理解，僅部分示出了 P型二極管的圖案101-103和105。在保護(hù)電路100中，每個(gè)二極管都具有用于形成陰極的三側(cè)U形結(jié)構(gòu)的有源區(qū)域101-103、111-113。在右側(cè)保護(hù)單元100R中，省略了部分101。相反地，在與單元100相鄰的第一(最左側(cè))單元100R中，由單元100R的N+區(qū)域102和103以及相鄰單元100的區(qū)域102環(huán)繞保護(hù)電路100R的陽(yáng)極(P+區(qū)域105)。對(duì)于第二和后續(xù)單元100R，通過(guò)單元100R的N+區(qū)域102和103以及前相鄰單元100R的N+區(qū)域102形成陰極。盡管在圖12B中未示出，但本領(lǐng)域的技術(shù)人員可以容易地理解，單元100、100R的有源區(qū)域111-113的布置為區(qū)域101-103的鏡像圖像。保護(hù)單元100、100L、100R比由不包含在單個(gè)庫(kù)單元內(nèi)的多個(gè)器件形成的二極管箝位電路占用更小的面積。此外，左側(cè)保護(hù)單元100L和右側(cè)保護(hù)單元100R占用遠(yuǎn)比保護(hù)單元100小的水平寬度(或面積)。這使得設(shè)計(jì)者能夠根據(jù)內(nèi)核電路可用面積調(diào)整CDM保護(hù)單位單元的數(shù)量。設(shè)計(jì)者可以選擇CDM保護(hù)單位單元的數(shù)量以使得保護(hù)最大化、使面積最小或者優(yōu)化數(shù)量以相對(duì)于其他設(shè)計(jì)改善保護(hù)和面積。因此，給定襯底上的可用面積，多個(gè)保護(hù)器件可以鄰接在一起。設(shè)計(jì)者可以將一個(gè)或多個(gè)附加第二保護(hù)單元100LU00R鄰接至第二保護(hù)單元100L、100R(如圖12B或圖12C所示)，以包括盡可能多的第二保護(hù)單元，該第二保護(hù)單元可能適合保護(hù)電路可用的空間。設(shè)計(jì)者可以選擇在相同面積中提供更多的保護(hù)，或者在較小的面積中提供相同量的ESD保護(hù)，釋放管芯上的空間來(lái)用于附加功能電路。左側(cè)保護(hù)單元100L (圖8)省略了 P型二極管IOOa的右側(cè)N+擴(kuò)散區(qū)域102、N型二極管IOOb的右側(cè)P+擴(kuò)散區(qū)域112和右側(cè)的偽圖案130。右側(cè)保護(hù)單元100R(圖9)省略了 P型二極管IOOa的左側(cè)P+擴(kuò)散區(qū)域101、N型二極管IOOb的左側(cè)P+擴(kuò)散區(qū)域111和左側(cè)的偽圖案130。因此，保護(hù)單元100L和100R占用比保護(hù)單元100小約30%的面積。如圖12B所示，一旦選擇了保護(hù)單元100，設(shè)計(jì)者就可以選擇附加保護(hù)單元100R，每一個(gè)附加保護(hù)單元100R都具有比單元100小的寬度。右側(cè)保護(hù)單元100R被設(shè)計(jì)為直接與保護(hù)單元100的右側(cè)或另一右側(cè)保護(hù)單元100R鄰接。第一保護(hù)單元的N+擴(kuò)散區(qū)域102與第二保護(hù)單元100R的N+擴(kuò)散區(qū)域103和101組合完成部分環(huán)繞第二保護(hù)單元100R的P+擴(kuò)散區(qū)域105的U形N+擴(kuò)散圖案。由于保護(hù)單元100R與保護(hù)單元100的右部相同，所以可以以相同方式任選地鄰接第三保護(hù)單元和后續(xù)的保護(hù)單元100R。圖12C示出了用于將多個(gè)保護(hù)單元鄰接在一起的另一布置。在該實(shí)例中，圖3的保護(hù)單元100在右側(cè)，并且?guī)追N實(shí)例的左側(cè)保護(hù)單元100L相互鄰接且與單元100鄰接。如圖12C所示，一旦選擇了保護(hù)單元100，設(shè)計(jì)者就可以選擇附加保護(hù)單元100L，每一個(gè)附加保護(hù)單元100L都具有比單元100小的寬度。左側(cè)保護(hù)單元100L被設(shè)計(jì)為直接與保護(hù)單元100的左側(cè)或另一左側(cè)保護(hù)單元100L鄰接。第一保護(hù)單元的N+擴(kuò)散區(qū)域101與第二保護(hù)單元100L的N+擴(kuò)散區(qū)域103和101組合完成部分環(huán)繞第二保護(hù)單元100L的P+擴(kuò)散區(qū)域105的U形N+擴(kuò)散圖案。由于保護(hù)單元100L與保護(hù)單元100的左部相同，所以可以以相同方式任選地鄰接第三和后續(xù)的保護(hù)單元100L。當(dāng)?shù)诙挝槐Ｗo(hù)單元100、100L或100R包括在保護(hù)電路中時(shí)，第二單位單元具有第二電源總線(xiàn)Vdd2，該第二電源總線(xiàn)連接至第一單位保護(hù)單元的第一電源總線(xiàn)Vdd2。此夕卜，第二單位單元100、100L或100R具有連接至第一接地總線(xiàn)的第二接地總線(xiàn)Vss。保護(hù)單元100被配置成使得第一器件(P型二極管100a)被定位在被驅(qū)動(dòng)器件60的PMOS附近。第二器件(N型二極管100b)被定位在被驅(qū)動(dòng)器件60的NMOS附近。被驅(qū)動(dòng)器件的PMOS和被驅(qū)動(dòng)器件的NMOS均連接至被驅(qū)動(dòng)器件的輸入。該結(jié)構(gòu)簡(jiǎn)化了布線(xiàn)。因此，單位保護(hù)單元100、100L或100R的布局確保直接鄰接的單位保護(hù)單元的電源總線(xiàn)和接地總線(xiàn)被對(duì)準(zhǔn)。類(lèi)似地，第二單位單元連接至第一單位單元100，并且具有P型二極管100a，該P(yáng)型二極管IOOa連接在第二電源總線(xiàn)Vdd2和被驅(qū)動(dòng)器件的輸入I之間。第二單位單元的N型二極管連接在被驅(qū)動(dòng)器件的輸入I和接地總線(xiàn)Vss之間。第二單位保護(hù)單元的P型二極管的陽(yáng)極(P+區(qū)域)105和N型二極管的陰極(N+區(qū)域)115連接至圖案160，圖案160又通過(guò)Ml層中的導(dǎo)電圖案(未示出)或另一互連層連接至接收(被驅(qū)動(dòng))電路60的輸入I。圖12A示出了用于將兩個(gè)或多個(gè)保護(hù)單元100、100T結(jié)合到集成電路1200中的另一選項(xiàng)。接收電路1202可以被設(shè)計(jì)為單位單元高度的兩倍，電源總線(xiàn)Vdd2處于中間，并且接地總線(xiàn)Vss處于頂部和底部。在圖12A中，保護(hù)電路100TU00被垂直配置成相互疊加。頂部保護(hù)電路100T可以被布局為保護(hù)電路100的鏡像圖像，接地總線(xiàn)Vss在頂部且電源總線(xiàn)Vdd2在底部。這使得對(duì)應(yīng)的第一保護(hù)器件100的第一電源總線(xiàn)Vdd2和第二保護(hù)器件100T的第二電源總線(xiàn)Vdd2相互相鄰，簡(jiǎn)化了與接收(被驅(qū)動(dòng))電路1202的電源連接。圖2是可用于跨域界面的保護(hù)電路200的另一實(shí)施例的示意圖。該保護(hù)電路200與電路100的不同之處在于，通過(guò)柵極Vdd PMOS (OTPMOS) 200a和柵極接地NMOS (GGNMOS) 200b替代鉗位二極管IOOa和100b。⑶PMOS是相對(duì)較大的PMOS器件，其中，柵極、漏極和基極連接至電源(Vdd2)，形成pnp雙極結(jié)晶體管(BJT)，源極(P型)用作集電極，基極/漏極組合(P型)用作發(fā)射極，以及襯底(η型)用作基極。GGNMOS是相對(duì)較大的NMOS器件，其中，柵極、源極和基極接地(Vss)，形成npn BJT，漏極(η型)用作集電極，基極/源極組合(η型)用作發(fā)射極，以及襯底(P型)用作基極。在GDPMOS和GGNMOS的發(fā)射極端子和基極端子之間存在寄生電阻。圖13至圖17示出了圖2的保護(hù)電路200。在圖13至圖17的實(shí)例中，第一器件200a 為⑶PMOS，第二器件 200b 為 GGNMOS。在圖13至圖17的實(shí)施例中，第一器件為柵極Vdd PMOS 200a，其中，通過(guò)第三N+區(qū)域203連接第一 N+區(qū)域201和第二 N+區(qū)域202。多個(gè)P+區(qū)域210、210A配置在第一 N+區(qū)域201和第二 N+區(qū)域202之間。每一對(duì)連續(xù)P+區(qū)域210、210A都相互分離。N+區(qū)域201,202以及內(nèi)部的一個(gè)P+區(qū)域210A連接至Vdd2，由此將柵極連接至Vdd2。N+區(qū)域201、202通過(guò)接觸通孔204連接至Ml層中的電源總線(xiàn)Vdd2。陽(yáng)極(P+區(qū)域210A)通過(guò)接觸通孔209連接至Ml層中的電源總線(xiàn)Vdd2。外部的P+區(qū)域210通過(guò)接觸通孔206連接至被驅(qū)動(dòng)器件60的輸入I。柵電極205通過(guò)接觸通孔207連接至Vdd2。柵電極205在多個(gè)P+區(qū)域210、210A之間(X方向)及其上方(Z方向)具有指部205F。第二器件200b為GGNM0S，其中，通過(guò)第三P+區(qū)域213連接第一 P+區(qū)域211和第
二P+區(qū)域212，并且多個(gè)N+區(qū)域220、220C在第一 P+區(qū)域211和第二 P+區(qū)域212之間。P+區(qū)域211、212通過(guò)接觸通孔214和Ml層中的接地總線(xiàn)圖案270連接至接地總線(xiàn)VSS。此夕卜，陰極(內(nèi)部N+區(qū)域220C)通過(guò)接觸通孔219和接地總線(xiàn)圖案270接地。外部的N+區(qū)域220通過(guò)接觸通孔216和Ml中的圖案260連接至被驅(qū)動(dòng)器件60的輸入。柵電極215通過(guò)接觸通孔217和Ml層中的接地總線(xiàn)圖案270接地。柵電極215在多個(gè)N+區(qū)域220、220C之間和上方具有多個(gè)部分。柵極連接技術(shù)用于控制⑶PMOS 200a和GGNMOS 200b的柵極以在⑶PMOS 200a的負(fù)-Vdd ESD應(yīng)力條件下以及在GGNMOS 200b的正-VSSESD應(yīng)力條件下加速這些器件的導(dǎo)通(逆向偏壓下的擊穿)速度。圖18和圖19示出了保護(hù)單元200L的兩種變型例。在單元200L中，有源區(qū)域201-203,211-213的U形結(jié)構(gòu)被縮減為L(zhǎng)形結(jié)構(gòu)201,203和211、213。在單元200R中，有源區(qū)域201-203,211-213的U形結(jié)構(gòu)被縮短為L(zhǎng)形結(jié)構(gòu)202,203和212、213。如上所述，以與圖12B所示類(lèi)似的方式配置U形結(jié)構(gòu)區(qū)域和L形結(jié)構(gòu)區(qū)域。圖18示出了保護(hù)電路200的左側(cè)版本。保護(hù)電路200L可以替換如圖12C所示的具有兩個(gè)或多個(gè)保護(hù)單位單元的結(jié)構(gòu)中的保護(hù)電路100L。圖19示出了保護(hù)電路200的右側(cè)版本。保護(hù)電路200R可以替換如圖12B所示具有兩個(gè)或多個(gè)保護(hù)單位單元的結(jié)構(gòu)中的保護(hù)電路100R。保護(hù)電路200L(圖18)和200R(圖19)的寬度和面積大約比保護(hù)電路200(圖13)的寬度和面積小30%。因此，可以以任何期望的數(shù)量來(lái)使用保護(hù)電路單位單元200、200L和200R，以在可用空間內(nèi)提供最大的ESD保護(hù)，使用于實(shí)現(xiàn)目標(biāo)量的ESD保護(hù)的空間最小，或者提供節(jié)省空間和增加保護(hù)的最佳數(shù)量。圖20是示例性系統(tǒng)的結(jié)構(gòu)圖。該系統(tǒng)包括至少一個(gè)編程處理器2020和至少一個(gè)持久性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)2012。處理器執(zhí)行一個(gè)或多個(gè)EDA工具2022。例如，EDA工具可以包括用于邏輯合成、放置和布線(xiàn)、設(shè)計(jì)規(guī)則檢查和布局與原理圖比較的工具。至少一個(gè)持久性機(jī)器可讀存儲(chǔ)介質(zhì)存儲(chǔ)通過(guò)處理器使用的數(shù)據(jù)2014和指令2016。介質(zhì)存儲(chǔ)至少一個(gè)單元庫(kù)2000。單元庫(kù)包含多個(gè)標(biāo)準(zhǔn)功能單元2002。每個(gè)標(biāo)準(zhǔn)單元都包括晶體管和互連結(jié)構(gòu)以提供對(duì)應(yīng)的邏輯功能(例如，AND、0R、X0R、XN0R、反相器)、存儲(chǔ)功能(觸發(fā)器或鎖存器)或更復(fù)雜的電路功能。庫(kù)還包含至少一個(gè)ESD保護(hù)單元2004。在一些庫(kù)中，ESD保護(hù)單元包含圖3的鉗位二極管對(duì)100。在一些庫(kù)中，ESD保護(hù)單元包含圖13的GDPM0S/GGNM0S對(duì)200。在一些庫(kù)中，兩個(gè)版本100、200都是可用的，并且設(shè)計(jì)者可以選擇保護(hù)電路100或電路200。一些庫(kù)還提供了單元2006的左側(cè)版本(如圖8或圖18所示)和/或單元2008的右側(cè)版本(如圖9或圖19所示)。一些庫(kù)還包括單元100T的垂直旋轉(zhuǎn)頂部版本(如圖12A所示)以允許垂直相鄰的單元100、100T連接至接收電路1202中的相同電源總線(xiàn)VDD2。單元庫(kù)2000可以包含上述ESD保護(hù)單元2004、2006、2008、2010中的一個(gè)或多個(gè)的任何組合。盡管不限于這些應(yīng)用，但本文所示和所描述的保護(hù)電路提供了適合于CDM應(yīng)用(例如，具有薄柵極絕緣層的大管芯)的保護(hù)。保護(hù)電路提供了可以容易地結(jié)合到邏輯設(shè)計(jì)中的面積有效布局。在一些實(shí)施例中，集成電路具有:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和低于、等于或高于第一電源電壓Vddl的第二電源電壓Vdd2。保護(hù)電路包括第一電源總線(xiàn)，連接至Vdd2。第一接地總線(xiàn)連接至接地電源電壓。第一接地總線(xiàn)被配置成使得第一電源總線(xiàn)和第一接地總線(xiàn)之間的距離與被驅(qū)動(dòng)器件的電源總線(xiàn)和被驅(qū)動(dòng)器件的接地總線(xiàn)之間的距離相匹配。從由P型二極管和柵極Vdd PMOS組成的組中提供第一器件。第一器件連接在第一電源總線(xiàn)和被驅(qū)動(dòng)器件的輸入之間。被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至驅(qū)動(dòng)器件的輸出。從由N型二極管和接地柵極NMOS組成的組中提供對(duì)應(yīng)于第一器件的第二器件。第二器件連接在被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間。在一些實(shí)施例中，利用用于電子設(shè)計(jì)自動(dòng)化(EDA)工具的單元庫(kù)對(duì)持久計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)進(jìn)行編碼。單元庫(kù)具有用于實(shí)施對(duì)應(yīng)邏輯功能的多個(gè)單元設(shè)計(jì)。庫(kù)包括至少一個(gè)保護(hù)單元，限定用于集成電路的保護(hù)電路，集成電路具有:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和低于、等于或高于第一電源電壓Vddl的第二電源電壓Vdd2。保護(hù)電路包括第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組。第一器件連接在與Vdd2連接的第一電源總線(xiàn)和被驅(qū)動(dòng)器件的輸入之間。被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至驅(qū)動(dòng)器件的輸出。從由N型二極管和接地柵極NMOS組成的組中提供對(duì)應(yīng)于第一器件的第二器件。第二器件連接在被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間。提供接收單元用于至少對(duì)被驅(qū)動(dòng)器件的輸入進(jìn)行布局。保護(hù)單元的單元高度與接收單元的單元高度相同。在一些實(shí)施例中，對(duì)集成電路(IC)進(jìn)行布局的方法包括從單元庫(kù)中選擇保護(hù)單元，保護(hù)單元限定用于IC的保護(hù)電路，IC具有:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2。保護(hù)電路包括:第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組。第一器件連接在與Vdd2連接的第一電源總線(xiàn)和被驅(qū)動(dòng)器件的輸入之間。被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至驅(qū)動(dòng)器件的輸出。從由N型二極管和接地柵極NMOS組成的組中提供對(duì)應(yīng)于所述第一器件的第二器件。第二器件連接在被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間。從對(duì)被驅(qū)動(dòng)器件的輸入進(jìn)行布局的單元庫(kù)中選擇接收單元。保護(hù)單元的單元高度與接收單元的單元高度相同。使用電子設(shè)計(jì)自動(dòng)化(EDA)工具對(duì)IC進(jìn)行布局，以包括保護(hù)單元和接收單元。盡管根據(jù)示例性實(shí)施例描述了主題，但其不限于此。此外，所附權(quán)利要求應(yīng)該廣義理解為包括可由本領(lǐng)域技術(shù)人員進(jìn)行的其他變型例和實(shí)施例。
權(quán)利要求
1.一種集成電路包括:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2 ;保護(hù)電路，所述保護(hù)電路包括: 第一電源總線(xiàn)，連接至Vdd2; 第一接地總線(xiàn)，連接至接地電源電壓，所述第一接地總線(xiàn)被配置成使得所述第一電源總線(xiàn)和所述第一接地總線(xiàn)之間的距離與所述被驅(qū)動(dòng)器件的電源總線(xiàn)和所述被驅(qū)動(dòng)器件的接地總線(xiàn)之間的距離相匹配； 第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組，所述第一器件連接在所述第一電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至所述驅(qū)動(dòng)器件的輸出；以及 第二器件，對(duì)應(yīng)于所述第一器件，所述第二器件來(lái)自由N型二極管和接地柵極NMOS組成的組，所述第二器件連接在所述被驅(qū)動(dòng)器件的輸入和所述接地總線(xiàn)之間。
2.根據(jù)權(quán)利要求1所述的保護(hù)電路，其中: 所述第一器件被定位為在所述被驅(qū)動(dòng)器件的PMOS的附近，所述被驅(qū)動(dòng)器件的PMOS連接至所述被驅(qū)動(dòng)器件的輸入，以及 所述第二器件被定位為在所述被驅(qū)動(dòng)器件的NMOS的附近，所述被驅(qū)動(dòng)器件的NMOS連接至所述被驅(qū)動(dòng)器件的輸入。
3.根據(jù)權(quán)利要求1所述的保護(hù)電路，其中: 所述保護(hù)電路的所述第一電源總線(xiàn)、所述第一接地總線(xiàn)、所述第一器件和所述第二器件形成具有第一單元高度的第一單位單元，以及 所述保護(hù)電路還包括第二單位單元，所述第二單位單元具有第二單元高度，所述第二單元高度等于所述第一單元高度，所述第二單位單元具有連接至所述第一電源總線(xiàn)的第二電源總線(xiàn)，所述第二單位單元具有連接至第一接地總線(xiàn)的第二接地總線(xiàn)，所述第二單位單元的第一器件連接在所述第二電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述第二單位單元的第二器件連接在所述被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間，所述第二單位單元被放置為與所述第一單位單元相鄰。
4.根據(jù)權(quán)利要求1所述的保護(hù)電路，其中: 所述第一器件為P型二極管，具有:第一N+區(qū)域和第二N+區(qū)域，通過(guò)第三N+區(qū)域連接；以及P+區(qū)域，位于所述第一 N+區(qū)域和所述第二 N+區(qū)域之間，所述N+區(qū)域連接至Vdd2，所述P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入，以及 所述第二器件為N型二極管，具有:第一 P+區(qū)域和第二 P+區(qū)域以及N+區(qū)域，所述N+區(qū)域與所述第一 P+區(qū)域和所述第二 P+區(qū)域相鄰，所述P+區(qū)域接地，所述N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入。
5.根據(jù)權(quán)利要求4所述的保護(hù)電路，還包括:至少一個(gè)偽圖案，與所述第一器件的第一N+區(qū)域或第二 N+區(qū)域和/或所述第二器件的第一 P+區(qū)域或第二 P+區(qū)域相鄰，在從電源總線(xiàn)到接地總線(xiàn)的方向上配置所述偽圖案。
6.根據(jù)權(quán)利要求1所述的保護(hù)電路，其中: 所述第一器件為柵極Vdd PM0S,具有:第一 N+區(qū)域和第二 N+區(qū)域，通過(guò)第三N+區(qū)域連接；以及多個(gè)P+區(qū)域，位于所述第一 N+區(qū)域和所述第二 N+區(qū)域之間，所述N+區(qū)域和內(nèi)部的一個(gè)P+區(qū)域連接至Vdd2，外部的P+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，連接至Vdd2，所述柵電極具有位于所述多個(gè)P+區(qū)域之間和上方的部分，以及 所述第二器件為柵極接地NMOS，具有:第一 P+區(qū)域和第二 P+區(qū)域，通過(guò)第三P+區(qū)域連接；以及多個(gè)N+區(qū)域，位于所述第一 P+區(qū)域和所述第二 P+區(qū)域之間，所述P+區(qū)域和內(nèi)部的一個(gè)N+區(qū)域接地，外部的N+區(qū)域連接至所述被驅(qū)動(dòng)器件的輸入；以及柵電極，所述柵電極接地且具有位于所述多個(gè)N+區(qū)域之間和上方的部分。
7.一種持久性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，利用用于電子設(shè)計(jì)自動(dòng)化(EDA)工具的單元庫(kù)進(jìn)行編碼，所述單元庫(kù)具有用于實(shí)施對(duì)應(yīng)功能的多個(gè)單元設(shè)計(jì)，其中，所述單元庫(kù)包括: 至少一個(gè)保護(hù)單元，限定用于集成電路的保護(hù)電路，集成電路包括:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2，所述保護(hù)電路包括: 第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組，所述第一器件連接在與Vdd2連接的第一電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至所述驅(qū)動(dòng)器件的輸出；以及 第二器件，對(duì)應(yīng)于所述第一器件，所述第二器件來(lái)自由N型二極管和接地柵極NMOS組成的組，所述第二器件連接在所述被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間；以及接收單元，用于至少對(duì)所述被驅(qū)動(dòng)器件的輸入進(jìn)行布局， 其中，所述保護(hù)單元的單元高度與所述接收單元的單元高度相同。
8.根據(jù)權(quán)利要求7所述的計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其中，所述保護(hù)單元被配置成使得所述第一電源總線(xiàn)和所述第一接地總線(xiàn)之間的距離與所述被驅(qū)動(dòng)器件的電源總線(xiàn)和所述被驅(qū)動(dòng)器件的接地總線(xiàn)之間的距離相匹配。
9.根據(jù)權(quán)利要求7所述的計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其中: 所述保護(hù)單元和所述接收單元被配置成直接鄰接。
10.一種對(duì)集成電路(IC)進(jìn)行布局的方法，包括: 從單元庫(kù)中選擇保護(hù)單元，所述保護(hù)單元限定用于IC的保護(hù)電路，所述IC包括:驅(qū)動(dòng)器件，具有第一電源電壓Vddl和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2，所述保護(hù)電路包括: 第一器件，來(lái)自由P型二極管和柵極Vdd PMOS組成的組，所述第一器件連接在與Vdd2連接的第一電源總線(xiàn)和所述被驅(qū)動(dòng)器件的輸入之間，所述被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至所述驅(qū)動(dòng)器件的輸出；以及 第二器件，對(duì)應(yīng)于所述第一器件，所述第二器件來(lái)自由N型二極管和接地柵極NMOS組成的組，所述第二器件連接在所述被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間；以及 從所述單元庫(kù)中選擇接收單元，所述接收單元用于至少對(duì)所述被驅(qū)動(dòng)器件的輸入進(jìn)行布局，其中，所述保護(hù)單元的單元高度與所述接收單元的單元高度相同；以及 使用電子設(shè)計(jì)自動(dòng)化(EDA)工具對(duì)所述IC進(jìn)行布局，以包括所述保護(hù)單元和所述接收單元。
全文摘要
一種用于單元庫(kù)的保護(hù)單元。保護(hù)單元限定用于IC的保護(hù)電路，IC包括驅(qū)動(dòng)器件，具有第一電源電壓Vdd1和輸出；以及被驅(qū)動(dòng)器件，具有輸入和第二電源電壓Vdd2。保護(hù)電路包括來(lái)自由P型二極管和柵極VddPMOS組成的組的第一器件。第一器件連接在連接至Vdd2的第一電源總線(xiàn)和被驅(qū)動(dòng)器件的輸入之間。被驅(qū)動(dòng)器件的輸入通過(guò)電阻器連接至驅(qū)動(dòng)器件的輸出。從包括N型二極管和接地柵極NMOS的組中提供對(duì)應(yīng)于第一器件的第二器件。第二器件連接在被驅(qū)動(dòng)器件的輸入和接地總線(xiàn)之間。還提供了ESD保護(hù)電路單元。
文檔編號(hào)G06F17/50GK103187414SQ201210191889
公開(kāi)日2013年7月3日 申請(qǐng)日期2012年6月11日 優(yōu)先權(quán)日2011年12月29日
發(fā)明者陳柏廷 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司