專利名稱：一種集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置的制作方法
技術(shù)領(lǐng)域：
該發(fā)明屬于測(cè)試技術(shù)領(lǐng)域，特別涉及一種數(shù)字集成電路的仿真測(cè)試向量信號(hào)產(chǎn)生
直O(jiān)
背景技術(shù)：
在數(shù)字集成電路設(shè)計(jì)過程中，數(shù)字前端仿真與數(shù)字后端的仿真和測(cè)試驗(yàn)證是保證設(shè)計(jì)的電路是否符合所需功能關(guān)鍵所在，數(shù)字前端仿真一般是在現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)代碼設(shè)計(jì)過程中，通過EDA軟件編寫測(cè)試向量，并施加給設(shè)計(jì)的代碼模塊來仿真其是否滿足要求的時(shí)序。后端仿真和測(cè)試驗(yàn)證基本就是對(duì)實(shí)際工作情況的校驗(yàn)過程了，也是判斷集成電路是否能量產(chǎn)的重要手段。目前都是用專門的測(cè)試機(jī)來測(cè)試集成電路的工作狀態(tài)，測(cè)試技術(shù)人員將編寫好的測(cè)試激勵(lì)向量信號(hào)通過測(cè)試機(jī)施加給電路，然后看電路的響應(yīng)是否滿足匹配的向量，從而斷定電路的好壞。隨著集成電路的集成度，復(fù)雜度和功能需求的增加，如何在設(shè)計(jì)階段就發(fā)現(xiàn)電路的缺陷就變得越來越重要，而專門的測(cè)試機(jī)造價(jià)昂貴， 且還得配備專門的測(cè)試技術(shù)工程師。
發(fā)明內(nèi)容為實(shí)現(xiàn)數(shù)字集成電路在設(shè)計(jì)時(shí)就進(jìn)行實(shí)際狀態(tài)測(cè)試，而無需使用專門的測(cè)試機(jī)， 本實(shí)用新型設(shè)計(jì)了一種簡(jiǎn)易的測(cè)試激勵(lì)向量信號(hào)產(chǎn)生裝置。該裝置能夠直接接收仿真時(shí)的 vcd文件格式激勵(lì)向量，通過發(fā)送數(shù)據(jù)通道發(fā)送到測(cè)試向量信號(hào)發(fā)生主板，然后施加到被測(cè)數(shù)字集成電路的管腳上，測(cè)試向量信號(hào)發(fā)生主板將被測(cè)數(shù)字集成電路的響應(yīng)信號(hào)捕獲下來后通過接收數(shù)據(jù)通道上傳到上位機(jī)，用于設(shè)計(jì)人員的分析。本實(shí)用新型可以很好解決上述在集成電路設(shè)計(jì)階段就發(fā)現(xiàn)電路的缺陷、提高接口速率和降低研發(fā)成本等問題，裝置相對(duì)專門的測(cè)試機(jī)而言簡(jiǎn)單有效，且能提供不同的電平電壓。本實(shí)用新型解決其技術(shù)問題所采用的技術(shù)方案是一種集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，包括上位機(jī)、測(cè)試向量信號(hào)發(fā)生主板和PCI-E接口模塊，所述測(cè)試向量信號(hào)發(fā)生主板包括現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)，用于為現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)供電的電源模塊，用于連接現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)與被測(cè)單元的高速中間連接器，上位機(jī)通過PCI-E接口模塊將激勵(lì)向量傳給現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)產(chǎn)生測(cè)試向量信號(hào)并通過高速中間連接器將測(cè)試向量信號(hào)施加給被測(cè)單元，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)通過高速中間連接器捕獲被測(cè)單元的響應(yīng)并再將響應(yīng)上傳到上位機(jī)。進(jìn)一步的，所述PCI-E接口模塊包括位于上位機(jī)的PCI-E信號(hào)適配器、位于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)的PCI-E硬核IP和PCI-E電纜，PCI-E信號(hào)適配器通過PCI-E電纜與PCI-E硬核IP連接。進(jìn)一步的，所述測(cè)試向量信號(hào)發(fā)生主板還包括用于緩存被測(cè)單元響應(yīng)的 DDR2SDRAM內(nèi)存，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)捕獲被測(cè)單元的響應(yīng)并緩存至DDR2SDRAM內(nèi)存中，待所有向量發(fā)送完畢后現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)再將響應(yīng)上傳到上位機(jī)。進(jìn)一步的，所述測(cè)試向量信號(hào)發(fā)生主板還包括用于對(duì)現(xiàn)場(chǎng)可編程邏輯陣列(FPGA) 進(jìn)行下載配置的微控制器，所述微控制器和上位機(jī)通過USB電纜連接。進(jìn)一步的，所述電源模塊為可編程電源轉(zhuǎn)換模塊，該模塊與現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)輸入輸出供電引腳相連接，用于給現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)供電，從而達(dá)到調(diào)節(jié)現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)輸入輸出電壓電平；微控制器通過I2C接口與可編程電源轉(zhuǎn)換模塊相連。本實(shí)用新型的有益效果是1、由于構(gòu)建了一個(gè)與上位機(jī)高速通信的PCI-E接口，可以滿足大容量數(shù)據(jù)吞吐需求，并大幅度提高向量信號(hào)速率和縮短仿真過程，而且，本實(shí)用新型兼容性好，無需另外開發(fā)驅(qū)動(dòng)和應(yīng)用程序接口；2、采用高速中間連接器可以提供高達(dá)800MHz的信號(hào)速度，并充分保證信號(hào)質(zhì)量；3、采用DDR2SDRAM這種存儲(chǔ)密度高的器件，在提供足夠深的向量深度同時(shí)，價(jià)格便宜，利于降低整個(gè)系統(tǒng)的成本；4、用可編程電位器來調(diào)節(jié)電壓，可以滿足不同電平電壓需求，便于與上位機(jī)軟件集成，且成本低；5、添加PCI-E電纜適配模塊和PCI-E電纜來傳輸PCI-E信號(hào)，保證信號(hào)傳輸質(zhì)量， 可以使得PCI-E接口穩(wěn)定可靠，用電纜引出，還可方便安裝。

圖1是本實(shí)用新型集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置實(shí)施例結(jié)構(gòu)框圖；圖2是本實(shí)用新型實(shí)施例上位機(jī)的PCI-E電纜適配卡及現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)內(nèi)的PCI-E硬核IP連接示意圖；圖3是本實(shí)用新型實(shí)施例現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)部PCI-E硬核IP與邏輯控制模塊連接的示意圖；圖4是本實(shí)用新型實(shí)施例可編程電源模塊工作原理圖；圖5是本實(shí)用新型實(shí)施例工作流程圖。
具體實(shí)施方式
為了使本實(shí)用新型的目的，技術(shù)方案和優(yōu)點(diǎn)更加清楚，
以下結(jié)合附圖來進(jìn)一步做詳細(xì)說明。本實(shí)用新型具有產(chǎn)生測(cè)試向量信號(hào)和響應(yīng)并捕獲測(cè)試向量信號(hào)的功能。如圖1 所示，本實(shí)施例的集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置包括一臺(tái)上位機(jī)，測(cè)試向量發(fā)生主板、USB電纜和PCI-E電纜，上位機(jī)將vcd文件格式的激勵(lì)向量通過PCI-E電纜輸入到測(cè)試向量發(fā)生主板，測(cè)試向量發(fā)生主板產(chǎn)生出測(cè)試向量信號(hào)并將測(cè)試向量信號(hào)施加到被測(cè)數(shù)字集成電路的管腳上，然后測(cè)試向量發(fā)生主板再將被測(cè)數(shù)字集成電路的響應(yīng)捕獲下來，以 vcd文件通過PCI-E電纜上傳上位機(jī)。USB電纜用來連接測(cè)試向量發(fā)生主板上的微控制器 (CY7C68013A)和上位機(jī)，微控制器的通用輸入輸出引腳與現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)(現(xiàn)場(chǎng)可編程邏輯門電路)的JTAG信號(hào)線連接，上位機(jī)發(fā)出指令給微控制器來對(duì)現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)進(jìn)行下載配置；微控制器通過I2C接口與可編程電源模塊連接，用于調(diào)節(jié)可編程電源模塊的輸出電壓；DDR2SDRAM內(nèi)存與現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的DDR2SDRAM功能引腳相連，上位機(jī)通過PCI-E接口將測(cè)試向量緩存至DDR2SDRAM內(nèi)存中；高速中間連接器與現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的輸入輸出引腳相連，負(fù)責(zé)施加激勵(lì)向量信號(hào)給被測(cè)數(shù)字集成電路和捕獲被測(cè)數(shù)字集成電路的響應(yīng)。本實(shí)施例采用帶高速通信接口的現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)，與上位機(jī)構(gòu)建了一個(gè)PCI Express虹標(biāo)準(zhǔn)高速數(shù)據(jù)傳輸通道，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)與上位機(jī)通信最高速率可達(dá)2. 5G字節(jié)每秒。PCI Express (簡(jiǎn)稱PCI-E)接口的詳細(xì)描述請(qǐng)參看PCI-SIG組織發(fā)布的((PCI Express Base Specification Revision 1. 1〉〉。本實(shí)施例采用 DDR2SDRAM(Double-Data_I ate Two Synchronous Dynamic Random Access Memory，第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取記憶體)來存儲(chǔ)集成電路管腳響應(yīng)， 使得向量深度足夠大，如本裝置提供256個(gè)測(cè)試向量個(gè)數(shù)，采用市面上通用的個(gè)人電腦2G 比特內(nèi)存DDR2SDRAM則可以為每個(gè)管腳提供多達(dá)8M比特的存儲(chǔ)深度。本實(shí)施例采用2個(gè)120腳高速中間連接器(High Speed Mid-Connector,英文縮寫為HSMC)與被測(cè)單元連接，如圖1所示，可提供多達(dá)256個(gè)連接通道。上位機(jī)將vcd(Value Change Dump File，信號(hào)改變轉(zhuǎn)存文件)這種標(biāo)準(zhǔn)文件格式激勵(lì)向量通過PCI-E接口傳到現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)，由現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)產(chǎn)生測(cè)試向量信號(hào)并通過高速中間連接器送到被測(cè)數(shù)字集成電路的管腳。然后，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)通過高速中間連接器將被測(cè)集成電路的響應(yīng)捕獲下來，并以vcd文件格式的形式通過PCI-E接口上傳到上位機(jī)。下面就各個(gè)功能模塊做詳細(xì)說明1、上位機(jī)本實(shí)施例配置一臺(tái)帶PCI-E接口的PC機(jī)，用于運(yùn)行上位機(jī)程序，并將產(chǎn)生好的vcd 文件格式的激勵(lì)向量通過PCI-E傳到測(cè)試向量信號(hào)產(chǎn)生主板上，另外，上位機(jī)與測(cè)試向量信號(hào)產(chǎn)生主板約定一些寄存器，上位機(jī)通過PCI-E的配置操作來對(duì)這些現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的寄存器進(jìn)行讀寫配置，具體預(yù)定是地址為0x80010000的寄存器表示測(cè)試向量信號(hào)發(fā)生主板捕獲到的管腳響應(yīng)變化了多少次；地址為0x80020000的寄存器表示有多少行向量要傳輸；地址為0x80030000的寄存器表示采樣頻率是多少。2、PCI-E 通信模塊該P(yáng)CI-E通信模塊包括了上位機(jī)PCI-E信號(hào)適配器(例如PI2EQX4401)、現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)的PCI-E硬核IP和PCI-E電纜。a) PCI-E接口是一種串行通信接口，信號(hào)傳輸采用差分方式，包括發(fā)送通道TX+、 TX-，接收通道RX+、RX-以及參考時(shí)鐘Refclk+、Refclk-0配備的上位機(jī)只有PCI-E金手指插座，如果測(cè)試向量發(fā)生主板做成插在上位機(jī)里面，則不利于調(diào)試安裝，如果要用電纜傳輸，將會(huì)帶來PCI-E信號(hào)傳輸質(zhì)量問題，為了解決這個(gè)矛盾，采用現(xiàn)成的PCI-E信號(hào)適配器 (例如PI2EQX4401)用來適配PCI-E信號(hào)，參看圖2，PCI_E的發(fā)送通道信號(hào)線、接收通道信號(hào)線和參考時(shí)鐘輸出都是差分信號(hào)，所以信號(hào)傳輸都是采用一正一負(fù)的信號(hào)對(duì)，在圖中分別用TX+，TX-來表示發(fā)送通道信號(hào)線的差分信號(hào)，RX+, RX-表示接收通道的差分信號(hào)線， RefClk+，RefClk-表示參考時(shí)鐘的差分信號(hào)線。上位機(jī)的發(fā)送通道信號(hào)線通過適配器的信號(hào)適配功能模塊后與現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的硬核IP接收通道信號(hào)線連接，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的硬核IP發(fā)送通道信號(hào)線通過適配器的信號(hào)適配功能模塊后與上位機(jī)的接收通道信號(hào)線連接，上位機(jī)發(fā)出的參考時(shí)鐘信號(hào)線通過適配器的信號(hào)適配功能模塊后與現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的硬核IP參考時(shí)鐘輸入信號(hào)線連接。b)本實(shí)用新型選用的現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)帶專門的PCI-E接口硬核 IP (參見Altera公司的PCI-E接口硬核IP文檔)，無需專門自己開發(fā)PCI-E協(xié)議。參看圖 3，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)的PCI-E硬核IP左邊的PCI-E信號(hào)組就是上述上位機(jī)的PCI-E信號(hào)經(jīng)過適配器以后的PCI-E信號(hào)。PCI-E硬核IP右邊的信號(hào)就是送到現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)部控制邏輯模塊的信號(hào)，而PCI-E硬核IP和現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)內(nèi)部控制邏輯都是位于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)部，只是不同功能模塊而已。 這兩個(gè)功能模塊之間的連接見以下描述①、接收通道數(shù)據(jù)總線Rx_D，控制邏輯模塊就是通過這個(gè)數(shù)據(jù)總線來讀取PCI-E 硬核IP接收到的數(shù)據(jù)；②、接收緩存就緒信號(hào)RX_fifo_ready，PCI-E硬核IP用于通知控制邏輯模塊有數(shù)據(jù)接收到了；③、接收緩存空信號(hào)Rx_f if0_empty，表示PCI-E硬核IP的接收數(shù)據(jù)已經(jīng)被控制邏輯模塊都取走了；④、發(fā)送數(shù)據(jù)通道數(shù)據(jù)總線Tx_D，邏輯控制邏輯模塊就是通過這個(gè)數(shù)據(jù)總線來發(fā)送數(shù)據(jù)給PCI-E硬核IP ；⑤、緩存就緒信號(hào)TX_fifo_ready，表示PCI-E硬核IP的發(fā)送緩存已經(jīng)準(zhǔn)備好發(fā)送數(shù)據(jù)了 ；⑥、發(fā)送數(shù)據(jù)有效信號(hào)TX_St_validO，表示邏輯控制模塊放在發(fā)送數(shù)據(jù)通道總線上的數(shù)據(jù)是有效的；⑦、參考時(shí)鐘信號(hào)ref_clk是PCI-E硬核IP給現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)內(nèi)邏輯控制模塊的參考時(shí)鐘。上位機(jī)和現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)通過PCI-E接口傳輸數(shù)據(jù)步驟如下步驟201 上位機(jī)軟件先獲得PCI-E設(shè)備句柄；步驟202 上位機(jī)軟件發(fā)送一段數(shù)據(jù)給現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)，現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)收到后，其內(nèi)部PCI-E硬核IP的信號(hào)接收緩存就緒信號(hào)RX_fifo_ready 變高，表示有數(shù)據(jù)了，然后現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)再根據(jù)參考時(shí)鐘ref_clk從接收通道數(shù)據(jù)總線上Rx_D將數(shù)據(jù)取出，直到接收緩存空信號(hào)Rx_f if0_empty變高，則表示數(shù)據(jù)發(fā)送完畢；步驟203 現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)有數(shù)據(jù)要上傳到上位機(jī)，PCI-E硬核IP 先將發(fā)送緩存就緒信號(hào)TX_fifo_ready變高，表示準(zhǔn)備好讀取數(shù)據(jù)了，然后現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)將數(shù)據(jù)放到發(fā)送數(shù)據(jù)通道信號(hào)組Tx_D上，并將發(fā)送數(shù)據(jù)有效信號(hào)Tx_st_ validO置高，在參考時(shí)鐘信號(hào)ref_clk的參考下發(fā)送給上位機(jī)，發(fā)送通道先入先出隨即讀寫存儲(chǔ)器(FIFO)滿信號(hào)Tx_fif0_full表示數(shù)據(jù)滿了，上位機(jī)來不及處理，這時(shí)現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)發(fā)送要停下，將發(fā)送數(shù)據(jù)有效信號(hào)TX_St_validO置低。3、DDR2SDRAM 內(nèi)存現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)讀取DDR2內(nèi)存采用Altera公司現(xiàn)成的DDR2SDRAM 內(nèi)存控制器，非本實(shí)用新型中創(chuàng)新內(nèi)容，在此不做敘述。4、可編程電源模塊為了應(yīng)對(duì)被測(cè)單元不同電平電壓需求，采用那種輸出可調(diào)節(jié)的電源模塊，外加可編程電位器即可。需要注意的問題在于現(xiàn)在的電位器輸出電流都比較小，大約在5mA以下， 為了加大輸出電流，可以用運(yùn)放構(gòu)成的射極跟隨器，具體線路連接示意圖參看圖4，線性電源電壓調(diào)節(jié)器(LDO)，其電壓輸出可以由外部電阻網(wǎng)絡(luò)通過反饋參考電壓Vref來調(diào)節(jié)，可編程電位器的A觸點(diǎn)就連接到LDO的輸出端(VOUT)，可編程電位器的W觸點(diǎn)再與一個(gè)固定電阻值電阻(本例使用IK歐姆)相連，IK歐姆電阻再連接到地，同時(shí)W觸點(diǎn)抽出一根線連接到運(yùn)放的正向輸入端，運(yùn)放的輸出拉出一根線連接到運(yùn)放的負(fù)向輸入端，同時(shí)運(yùn)放的輸出再連接到LDO的反饋參考電壓Vref端。為了方便上位機(jī)控制，選用帶I2C接口的可編程電位器連接到微控制器中，這樣上位機(jī)就可以通過USB接口來控制LDO的輸出電壓了。 5、現(xiàn)場(chǎng)可編程邏輯陣列(FPGA) JTAG下載設(shè)置現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)程序采用JTAG下載模式，本實(shí)施例將下載集成在測(cè)試向量信號(hào)發(fā)生主板內(nèi)部，這樣就不用另外使用專門的下載器了。上位機(jī)通過USB電纜來控制微控制器CY7C68013A，再由此微控制器的IO 口模擬現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的 JTAG下載時(shí)序。下面，就本實(shí)用新型實(shí)施例整個(gè)系統(tǒng)工作流程和方式以及相關(guān)信號(hào)流動(dòng)作詳細(xì)說明，參看圖5。這里描述了上位機(jī)、測(cè)試向量發(fā)生主板以及被測(cè)單元之間的動(dòng)作和信號(hào)流向。步驟A 上位機(jī)寫測(cè)試向量信號(hào)發(fā)生主板上的寄存器0x80020000，表示有多少行向量要傳輸，寫采樣時(shí)鐘頻率寄存器0x80030000，用于產(chǎn)生捕獲被測(cè)單元響應(yīng)信號(hào)的采樣時(shí)鐘；步驟B:上位機(jī)讀取一行向量通過PCI-E接口發(fā)送給現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)；步驟C 現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)獲得一行向量，并取前256bit數(shù)據(jù)發(fā)送給輸入輸出標(biāo)示，如果對(duì)應(yīng)通道是0，則表示輸出，將輸入通道相應(yīng)的向量置成高阻態(tài)，那么輸入就被切斷，引腳上的信號(hào)只從輸出通道走了 ；如果是1，則表示是輸入，將輸出通道相應(yīng)的向量置成高阻態(tài)，那么輸出就被切斷，引腳上的信號(hào)只從輸入通道走了 ；步驟D 現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)取后128bit數(shù)據(jù)在采樣時(shí)鐘沿進(jìn)行計(jì)數(shù)；步驟E 現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)判斷是否計(jì)數(shù)到0，同時(shí)在每個(gè)采樣時(shí)鐘沿捕獲向量通道的響應(yīng)，并將捕獲到的響應(yīng)存至DDR2SDRAM內(nèi)存；步驟F:判斷是否取完了所有行向量，如果成立則進(jìn)入上位機(jī)讀取響應(yīng)步驟G，如果不成立則取下一行向量；步驟G 上位機(jī)讀取DDR2SDRAM內(nèi)存緩存的響應(yīng)；步驟H —次仿真結(jié)束，上位機(jī)關(guān)閉PCI-E句柄，關(guān)閉所有打開的文件。通過以上流程，我們完成了將激勵(lì)vcd文件發(fā)送給被測(cè)單元，然后獲取被測(cè)單元響應(yīng)，并最終得到vcd文件。
權(quán)利要求1.一種集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，其特征在于包括上位機(jī)、測(cè)試向量信號(hào)發(fā)生主板和PCI-E接口模塊，所述測(cè)試向量信號(hào)發(fā)生主板包括現(xiàn)場(chǎng)可編程邏輯陣列，用于為現(xiàn)場(chǎng)可編程邏輯陣列供電的電源模塊，用于連接現(xiàn)場(chǎng)可編程邏輯陣列與被測(cè)單元的高速中間連接器，上位機(jī)通過PCI-E接口模塊將激勵(lì)向量傳給現(xiàn)場(chǎng)可編程邏輯陣列，現(xiàn)場(chǎng)可編程邏輯陣列產(chǎn)生測(cè)試向量信號(hào)并通過高速中間連接器將測(cè)試向量信號(hào)施加給被測(cè)單元， 同時(shí)現(xiàn)場(chǎng)可編程邏輯陣列通過高速中間連接器捕獲被測(cè)單元的響應(yīng)并再將響應(yīng)上傳到上位機(jī)。
2.如權(quán)利要求1所述集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，其特征在于所述PCI-E 接口模塊包括位于上位機(jī)的PCI-E信號(hào)適配器、位于現(xiàn)場(chǎng)可編程邏輯陣列內(nèi)的PCI-E硬核 IP和PCI-E電纜，PCI-E信號(hào)適配器通過PCI-E電纜與PCI-E硬核IP連接。
3.如權(quán)利要求2所述集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，其特征在于所述測(cè)試向量信號(hào)發(fā)生主板還包括用于緩存被測(cè)單元響應(yīng)的DDR2SDRAM內(nèi)存，現(xiàn)場(chǎng)可編程邏輯陣列捕獲被測(cè)單元的響應(yīng)并緩存至DDR2SDRAM內(nèi)存中，待所有向量發(fā)送完畢后現(xiàn)場(chǎng)可編程邏輯陣列再將響應(yīng)上傳到上位機(jī)。
4.如權(quán)利要求1或2或3所述集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，其特征在于所述測(cè)試向量信號(hào)發(fā)生主板還包括用于對(duì)現(xiàn)場(chǎng)可編程邏輯陣列進(jìn)行下載配置的微控制器，所述微控制器和上位機(jī)通過USB電纜連接。
5.如權(quán)利要求4所述集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，其特征在于所述電源模塊為可編程電源轉(zhuǎn)換模塊，該模塊與現(xiàn)場(chǎng)可編程邏輯陣列輸入輸出供電引腳相連接，用于給現(xiàn)場(chǎng)可編程邏輯陣列供電，從而達(dá)到調(diào)節(jié)現(xiàn)場(chǎng)可編程邏輯陣列輸入輸出電壓電平；微控制器與可編程電源轉(zhuǎn)換模塊相連。
專利摘要為實(shí)現(xiàn)數(shù)字集成電路在設(shè)計(jì)時(shí)就進(jìn)行實(shí)際狀態(tài)測(cè)試，而無需使用專門的測(cè)試機(jī)，本實(shí)用新型公開了一種集成電路仿真測(cè)試向量信號(hào)產(chǎn)生裝置，它包括上位機(jī)、測(cè)試向量信號(hào)發(fā)生主板和PCI-E接口模塊，所述測(cè)試向量信號(hào)發(fā)生主板包括FPGA，用于為FPGA供電的電源模塊，用于連接FPGA與被測(cè)單元的高速中間連接器，上位機(jī)通過PCI-E接口模塊將激勵(lì)向量傳給FPGA，F(xiàn)PGA產(chǎn)生測(cè)試向量信號(hào)并通過高速中間連接器將測(cè)試向量信號(hào)施加給被測(cè)單元，同時(shí)FPGA通過高速中間連接器捕獲被測(cè)單元的響應(yīng)并再將響應(yīng)上傳到上位機(jī)。本實(shí)用新型可以很好解決上述在集成電路設(shè)計(jì)階段就發(fā)現(xiàn)電路的缺陷、提高接口速率和降低研發(fā)成本等問題。
文檔編號(hào)G06F13/38GK202008657SQ20112003383
公開日2011年10月12日 申請(qǐng)日期2011年1月31日 優(yōu)先權(quán)日2011年1月31日
發(fā)明者張波, 蔣登峰, 魏建中 申請(qǐng)人:杭州士蘭微電子股份有限公司