專利名稱：用于單片、硅基光電電路的設(shè)計(jì)、仿真和驗(yàn)證的集成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的自動(dòng)化的設(shè)計(jì)、布局和驗(yàn)證，且特別涉及在硅基光電電路中出現(xiàn)的光和電電路布置的聯(lián)合仿真和聯(lián)合驗(yàn)證。
背景技術(shù)：
今天的集成電路由多如十億的晶體管、大量的輸入/輸出管腳組成并提供廣泛的功能。為了支持在系統(tǒng)、芯片和邏輯電路級(jí)的這些集成電路的設(shè)計(jì)、仿真、驗(yàn)證、布局布線(place and route)和布局，集成電路(IC)工業(yè)開發(fā)了強(qiáng)健的、已被接受的和標(biāo)準(zhǔn)化的計(jì)算機(jī)輔助設(shè)計(jì)(CAD)工具，特別是電子CAD(E-CAD)和方法。E-CAD工具支持?jǐn)?shù)字的、模擬的或混合信號(hào)的集成電子電路。通常，IC設(shè)計(jì)者使用電路、門和/或邏輯單元的庫(kù)，其可通過熟知的E-CAD軟件工具得到，或開發(fā)內(nèi)部的“定制(custom)”的工具以滿足特殊需要。標(biāo)準(zhǔn)化的E-CAD工具的威力已經(jīng)大大推動(dòng)了IC工業(yè)的成長(zhǎng)和完善。
集成電路設(shè)計(jì)可以使用定制的、半定制的或定制與半定制結(jié)合的設(shè)計(jì)方法?！岸ㄖ啤笔侵笇?duì)每個(gè)設(shè)計(jì)的新的物理布局的生成?！鞍攵ㄖ啤笔侵割A(yù)先定義的電路元件的使用，如“門陣列”和“標(biāo)準(zhǔn)單元”元件。門陣列使用一組在半導(dǎo)體晶片上制作的預(yù)先定義的功能，其隨后可以互相連接以實(shí)現(xiàn)設(shè)計(jì)。標(biāo)準(zhǔn)單元技術(shù)提供了低級(jí)別的電路功能庫(kù)，其每個(gè)具有預(yù)先定義的物理布局。預(yù)先定義的物理布局(或“單元(cell)”)通常具有共同的尺寸如寬度或高度，使得它們可按照行和塊排列，次序由要被實(shí)現(xiàn)的功能以及單元或單元組之間的互聯(lián)的布線來決定。
在集成電路開發(fā)中，設(shè)計(jì)者可以將設(shè)計(jì)分成不同功能模塊，并隨后為每個(gè)功能塊設(shè)計(jì)電路，或者如果以前的設(shè)計(jì)滿足尺寸、功率和性能標(biāo)準(zhǔn)，重復(fù)利用對(duì)功能塊的設(shè)計(jì)。電路設(shè)計(jì)很經(jīng)常地使用硬件描述語(yǔ)言(HDL)，其說明了電路元件和元件之間的連接。Verilog是經(jīng)常使用的HDL和IEEE標(biāo)準(zhǔn)1364的主題。Verilog是總部位于San Jose，California的CadenceDesign Systems的注冊(cè)商標(biāo)?？梢允褂肰erilog以說明初始的設(shè)計(jì)，以提供輸入給仿真和合成工具以及檢查布局后操作。在本領(lǐng)域還已知HDL的一版本，其適用于模擬電路(A-HDL)或極高速集成電路HDL(VHDL)，其包括用于模擬/混合信號(hào)應(yīng)用的VHDL-AMS。
有時(shí)，預(yù)先定義的標(biāo)準(zhǔn)單元庫(kù)的單元的集合可能不提供希望的功能或不提供希望的速率、尺寸或功耗。在這樣的情況下，可生成新的單元或可設(shè)計(jì)加入了所希望的功能和能力的定制的邏輯模塊。定制邏輯模塊的設(shè)計(jì)可以使用“SPICE”(用于交互式電路元件的特殊程序(Special Programsfor Interactive Circuit Elements))以說明并仿真設(shè)計(jì)。SPICE的一些產(chǎn)品版本支持邏輯和時(shí)序仿真。然而，與使用HDL網(wǎng)表(netlist)模型的仿真相比，SPICE仿真特別慢。當(dāng)設(shè)計(jì)包括標(biāo)準(zhǔn)單元和定制邏輯部分時(shí)，試圖仿真整個(gè)設(shè)計(jì)時(shí)將出現(xiàn)問題。定制邏輯可以只作為“黑盒”存在，其中標(biāo)準(zhǔn)單元和定制邏輯的操作是分別仿真的；包括兩部分的仿真未執(zhí)行。對(duì)于功能仿真，可以使用諸如可以以C程序語(yǔ)言編寫的一個(gè)行為模型，但這樣的模式不考慮定時(shí)分析。
除標(biāo)準(zhǔn)單元對(duì)比定制邏輯的問題之外，形成了越來越多的包括電子電路元件和光電路元件的集成電路，特別是按照SOI基底上相對(duì)薄的硅層的使用來在單片結(jié)構(gòu)中支持兩種類型的單元。
光學(xué)工業(yè)今天的狀態(tài)與1960年代的電子IC工業(yè)類似。同樣，今天的光學(xué)工業(yè)缺少共有的技術(shù)平臺(tái)來集成不同的部件(構(gòu)件塊(buildingblock))以制造基底。結(jié)果，當(dāng)前的光學(xué)工業(yè)對(duì)于設(shè)計(jì)、仿真和驗(yàn)證大部分離散的光學(xué)部件和光學(xué)系統(tǒng)普遍使用高度的“非集成”的方式。很少的現(xiàn)有的用于光學(xué)部件的設(shè)計(jì)、仿真和驗(yàn)證工具傾向于過于詳細(xì)地針對(duì)特定類型的光學(xué)設(shè)備或光學(xué)部件的系統(tǒng)。事實(shí)上，這些工具通常開發(fā)為用于基于III-V的光學(xué)設(shè)備，而不是在發(fā)明的集成布置中使用的硅部件。
然而，最近，許多因素匯聚在一起而使光的和電的電路的集成成為現(xiàn)實(shí)，以使使用標(biāo)準(zhǔn)的CMOS處理技術(shù)(被IC工業(yè)廣泛接受的)將光學(xué)器件和電子學(xué)器件結(jié)合在單片平臺(tái)上得以進(jìn)行。針對(duì)硅基IC和光學(xué)集成的這一方法期望杠桿作用地將IC工業(yè)的規(guī)范、完備和能力帶入到單片平臺(tái)。證明這一方式可行性的最近的努力是很有希望的。然而，為支持集成的這一效果，需要設(shè)計(jì)、仿真和驗(yàn)證光學(xué)和電子部件，優(yōu)選地在設(shè)計(jì)和開發(fā)階段使用同樣的工具。
用于傳統(tǒng)的電子集成電路的設(shè)計(jì)和開發(fā)的E-CAD工具使用各種類型的參數(shù)，其在本質(zhì)上描述電子集成電路的特特征并構(gòu)建電子集成電路模型。這些參數(shù)可以是信號(hào)輸入、輸出、時(shí)鐘信號(hào)、時(shí)間延遲、負(fù)載、電壓等等。電子電路元件的特征使設(shè)計(jì)者能夠在掩模和制作之前，設(shè)計(jì)、仿真和驗(yàn)證電路。這些參數(shù)可以是模擬或數(shù)字形式，并易于在各種的E-CAD軟件庫(kù)中可以得到。
如上所述，直至今天，光學(xué)模型局限于用于傳統(tǒng)的基于III-V光學(xué)設(shè)備。隨著硅基光學(xué)設(shè)備和光學(xué)的(即無源光器件)、電子的和光電的(即有源光器件)部件的集成的出現(xiàn)，出現(xiàn)了對(duì)于簡(jiǎn)化與這樣的單片設(shè)計(jì)有關(guān)的制作步驟的方法的需求。

發(fā)明內(nèi)容
本發(fā)明解決了存在于先前領(lǐng)域的需求，其涉及電子的計(jì)算機(jī)輔助設(shè)計(jì)(E-CAD)工具的使用以完成電路布局，且特別涉及在單片、硅基光電芯片中的光學(xué)和電學(xué)部件的集成的設(shè)計(jì)、驗(yàn)證和布局，以使光電CAD(OE-CAD)工具在電路設(shè)計(jì)過程中使用得以進(jìn)行。
按照本發(fā)明，為了使用于硅基光學(xué)設(shè)備和光電設(shè)備(有源和無源器件)，重新特征化了與數(shù)字電子設(shè)備和“混合”/模擬電子設(shè)備的設(shè)計(jì)和制造相關(guān)的常規(guī)仿真工具。本方法使分立類型的單元(即數(shù)字IC單元、模擬/混合IC單元和光電單元)被分別地定義并仿真得以進(jìn)行。此后，執(zhí)行一個(gè)“聯(lián)合仿真”過程，其使用來自三個(gè)分立仿真過程的結(jié)果作為輸入，以獲得完整布置的“邏輯”結(jié)果。隨即，使用三個(gè)分立的仿真結(jié)果作為對(duì)三個(gè)分立的物理布局例行程序(layout routine)的輸入以被驗(yàn)證。此外，使用三個(gè)分立的布局作為對(duì)“聯(lián)合驗(yàn)證”過程的輸入以檢查完整布置的實(shí)際布局。按照本發(fā)明，對(duì)于聯(lián)合驗(yàn)證結(jié)果檢查聯(lián)合仿真結(jié)果。如果這些結(jié)果一致，則該電路準(zhǔn)備就緒“產(chǎn)品定案(tape out)”(用于為最終的電路布置定義各個(gè)制作步驟的過程)。否則，確定過程中的一個(gè)或更多個(gè)步驟的問題，作出調(diào)整并第二次執(zhí)行聯(lián)合仿真和聯(lián)合驗(yàn)證過程。另外，如果結(jié)果不滿意，調(diào)整過程并重新運(yùn)行直至得到結(jié)果的充分一致。
本發(fā)明的一個(gè)方面是，可以在每個(gè)過程中使用各種的和不同的過程，以及因而所需的不同接口，其使在執(zhí)行聯(lián)合仿真或聯(lián)合驗(yàn)證過程之前集成結(jié)果得以進(jìn)行。
在本發(fā)明的一個(gè)實(shí)施方式中，使用“寄存器傳送級(jí)”(RTL)電路，開發(fā)遞歸的數(shù)字集成電路邏輯設(shè)計(jì)，其被遞歸合成、仿真和驗(yàn)證直至最終設(shè)計(jì)滿足需要的目標(biāo)。以類似方式，使用常規(guī)的模擬/混合電路設(shè)計(jì)工具以原理圖形式說明、仿真和驗(yàn)證模擬/混合電子集成電路。按照本發(fā)明，使用例如硬件描述語(yǔ)言(HDL)特別是模擬的HDL(A-HDL)來仿真光電部件。在這種情況中，與用于驗(yàn)證相關(guān)電學(xué)設(shè)備的性能的常規(guī)設(shè)備仿真一起，執(zhí)行光學(xué)仿真以驗(yàn)證光電布置中的光學(xué)部件的性能。
在下面的討論過程中并參考所附圖，本發(fā)明的其它和進(jìn)一步的實(shí)施方式將變得顯而易見。


現(xiàn)參考附圖，圖1以框圖形式說明了按照本發(fā)明的示例性設(shè)計(jì)體系結(jié)構(gòu)，其可用于提供在硅基單片電路結(jié)構(gòu)中形成的三種類型單元的所期望的聯(lián)合仿真和聯(lián)合驗(yàn)證；圖2說明了可使用通常用于電子單件的布局的布局工具來開發(fā)的示例性的光學(xué)單件；圖3包括可被分析以形成按照本發(fā)明的集成設(shè)計(jì)過程的、示例性的光電發(fā)送器通道的簡(jiǎn)化的框圖；和圖4是可用于圖3的發(fā)送器通道以開發(fā)集成的單片電路設(shè)計(jì)的過程的流程圖。
具體實(shí)施例方式
在大部分一般情況下，本發(fā)明可以被看作是對(duì)于包括于最終的硅基單片結(jié)構(gòu)中的三種不同類型的單元，執(zhí)行分立的頂級(jí)的行為邏輯設(shè)計(jì)。如上所述，三種不同類型的單元可以定義為(1)數(shù)字的電子集成電路單元；(2)模擬/混合信號(hào)的電子集成電路單元；和(3)光電單元(包括無源和有源光器件)。一旦完成了行為邏輯設(shè)計(jì)，結(jié)果被合并和聯(lián)合仿真。為電路中每種不同類型的單元開發(fā)物理布局設(shè)計(jì)并驗(yàn)證其。隨后，使用預(yù)先定義的測(cè)試向量集，聯(lián)合驗(yàn)證分立的物理布局，以測(cè)量總的物理設(shè)計(jì)的性質(zhì)。附有說明的結(jié)果(例如，包括寄生電容和電阻的定義)隨即以在邏輯設(shè)計(jì)和/或物理布局中進(jìn)行的改變而被重新仿真并與以前的仿真比較，直至得到所期望的操作參數(shù)。一旦生成所期望的結(jié)果，隨即考慮常規(guī)的晶片級(jí)制作操作以提供最終的產(chǎn)品(“產(chǎn)品定案”)。
本發(fā)明的系統(tǒng)的重要方面是需要開發(fā)示例性的硅基光學(xué)器件的“圖表”庫(kù)，以在邏輯設(shè)計(jì)和物理布局階段期間使用。一般的光學(xué)器件包括各種無源器件(波導(dǎo)、棱鏡、鏡面、光柵等等)也包括有源器件(MZIs、光學(xué)探測(cè)器、環(huán)形諧振器等等)。方便地，在今天基于SOI的單片結(jié)構(gòu)中的硅基器件的使用允許用于這一特征的現(xiàn)有的邏輯圖輸入工具(schematiccapture tools)。對(duì)于光學(xué)布局的特別關(guān)注是部件之間的連通性，其采用光波導(dǎo)的形式。與電路上的金屬路徑或“導(dǎo)線”形式的電連接形成對(duì)比，基于波導(dǎo)的光學(xué)連接的長(zhǎng)度和形狀是重點(diǎn)的設(shè)計(jì)考慮。
圖1以簡(jiǎn)化的框圖形式包括了按照本發(fā)明的示例性的體系結(jié)構(gòu)10，其用于執(zhí)行形成單片、硅基光電電路的集成方式。如示，最初使用一組三個(gè)分立模塊以定義和仿真包含在單片布置中的三種類型的單元(1)數(shù)字的電子單元，其在第一個(gè)模塊中定義和仿真；(2)模擬/混合信號(hào)電子電路單元，其在第二個(gè)模塊14中定義和仿真；和(3)光電電路單元，其在第三個(gè)模塊16中定義和仿真。
特別地，第一模塊12使用諸如HDL語(yǔ)言(如Verilog和/或VHDL)執(zhí)行數(shù)字集成電路的行為建模。自第一模塊12的輸出是合成的網(wǎng)表，其要求預(yù)先構(gòu)建的和預(yù)先特征化的標(biāo)準(zhǔn)單元，使用這些單元以定義期望的數(shù)字電路。與模擬/混合信號(hào)單元的設(shè)計(jì)和仿真相關(guān)的第二模塊14可以使用邏輯圖輸入工具(如Cadence Composer)來開發(fā)所期望的模型，因?yàn)檎绫绢I(lǐng)域中所知，模擬/混合電路的定義和設(shè)計(jì)不能總是通過使用標(biāo)準(zhǔn)單元來執(zhí)行。隨后，模擬/混合信號(hào)邏輯設(shè)計(jì)的結(jié)果轉(zhuǎn)換成HDL網(wǎng)表，類似于第一模塊12的輸出。
考慮到無源和有源光器件的基本特征，存在實(shí)質(zhì)上是模擬的各種參數(shù)，如光損耗、光增益、有效折射率的變化等等。因而使用其光學(xué)參數(shù)，可以對(duì)無源和有源光器件建模，正如電子部件被建模一樣。這樣，能夠形成相應(yīng)于原理圖光學(xué)庫(kù)的光學(xué)的“標(biāo)準(zhǔn)單元”，并在第三模塊16中使用其以定義所需的有源和無源光器件。此外，生成網(wǎng)表(原理圖或一組代碼的形式)作為輸出。
參照?qǐng)D1，使用自模塊12、14、16的網(wǎng)表輸出作為對(duì)聯(lián)合仿真裝置18的輸入。按照本發(fā)明，可發(fā)現(xiàn)網(wǎng)表輸出的純粹的結(jié)合將導(dǎo)致關(guān)于電路設(shè)計(jì)和布局的不滿意的結(jié)果。事實(shí)上，數(shù)字、模擬/混合信號(hào)和光電單元的各種的電和光的參數(shù)彼此之間相互作用并改變仿真的結(jié)果。因此，同時(shí)執(zhí)行“聯(lián)合仿真”，其中三種分立類型的單元被同時(shí)仿真。從評(píng)價(jià)單片布置的操作能力的角度來說，實(shí)現(xiàn)聯(lián)合仿真過程的能力被認(rèn)為是本發(fā)明的一個(gè)重要方面。
自模塊12、14、16的網(wǎng)表輸出還提供作為對(duì)用于執(zhí)行每個(gè)不同類型單元的物理布局布置的分立輸入。如示，自數(shù)字仿真模塊12的網(wǎng)表輸出被應(yīng)用作為對(duì)“布局布線”布局單元20的輸入，布局單元20在本領(lǐng)域是熟知的?；谧阅M仿真模塊14的網(wǎng)表輸出，使用完全的定制的布局單元22以得到模擬/混合信號(hào)布置的物理布局。光學(xué)布局單元24執(zhí)行光學(xué)布局過程，然后按照本發(fā)明，提供三個(gè)“布局”輸出作為對(duì)聯(lián)合驗(yàn)證單元26的輸入。對(duì)于光學(xué)布局，可實(shí)施常規(guī)的設(shè)計(jì)規(guī)則檢查(Design RuleChecking，DRC)以驗(yàn)證設(shè)計(jì)是否符合由給定的鑄造(foundry)所說明的規(guī)則。然而，當(dāng)布局比對(duì)原理圖的物理表示需要被驗(yàn)證時(shí)(如當(dāng)使用布線與原理圖比對(duì)(Layout Versus SchematicLVS)工具時(shí))，復(fù)雜度上升。按照本發(fā)明，將“識(shí)別”層加入驗(yàn)證過程，其在定義的光學(xué)單元中標(biāo)志不同的點(diǎn)，然后，定義光束通過此結(jié)構(gòu)時(shí)的路徑。圖2包括了此過程應(yīng)用至常規(guī)的馬赫曾德耳干涉儀(Mach-Zehnder interferometer，MZI)結(jié)構(gòu)的例子。參照?qǐng)D2，輸入的光束沿第一路徑A行進(jìn)且遇到轉(zhuǎn)向鏡(turning mirror)30。光束然后沿路徑B行進(jìn)并碰上聚焦鏡32，其再引導(dǎo)光束沿著路徑C行進(jìn)并進(jìn)入MZI34的輸入端口。自MZI34的輸出光束沿著路徑D行進(jìn)，其中，它隨后碰上輸出鏡36以被聚焦進(jìn)入光路徑E。隨后信號(hào)由轉(zhuǎn)向鏡38再引導(dǎo)進(jìn)入輸出信號(hào)路徑F。各個(gè)光學(xué)路經(jīng)A-F的連通性可比作與常規(guī)的集成電路的布局相關(guān)的金屬連通性。因此，如上所述，通過使用這一類推，能夠定義一個(gè)能夠由現(xiàn)有的驗(yàn)證工具集識(shí)別的光學(xué)單元。如同發(fā)明的聯(lián)合仿真步驟，使用聯(lián)合驗(yàn)證過程，此過程考慮與光學(xué)和電子單元的布局相關(guān)的各種參數(shù)。
一旦聯(lián)合驗(yàn)證和聯(lián)合仿真過程完成，比較這些過程的結(jié)果。如果結(jié)果是合理的一致，則認(rèn)為完整的設(shè)計(jì)將如所期望的行使功能，而隨后在常規(guī)的“產(chǎn)品定案”中可使用自該過程生成的數(shù)據(jù)集合以定義特定的制造步驟。可選擇的，如果在聯(lián)合驗(yàn)證和聯(lián)合仿真過程之間的結(jié)果中有不同，則一個(gè)或更多個(gè)反饋信號(hào)被引導(dǎo)回需要修改的特定的模塊/單元，以閉合過程。例如，特定的光學(xué)單元的“布局”可能需要被修改以使聯(lián)合驗(yàn)證過程與聯(lián)合仿真過程一致。實(shí)際上，多種不同單元可能需要某種調(diào)整。一旦更新的網(wǎng)表和/或布局完成，再次執(zhí)行聯(lián)合仿真和聯(lián)合驗(yàn)證過程并再次比較輸出。這一比較/反饋過程繼續(xù)直至得到在上述兩個(gè)過程之間預(yù)先定義的一致程度。
圖3和4說明了用于包括上述每種類型單元的發(fā)送器通道的發(fā)明的聯(lián)合仿真/聯(lián)合驗(yàn)證設(shè)計(jì)過程的應(yīng)用例子。特別地，圖3說明了示例性發(fā)送器通道單元的高級(jí)框圖而圖4包括可用于實(shí)施本發(fā)明的集成設(shè)計(jì)方法的示例性過程的流程圖。參照?qǐng)D3，說明了示例性的發(fā)送器通道100包含了一個(gè)編碼器110，其接收所期望傳送的輸入數(shù)字?jǐn)?shù)據(jù)信號(hào)。在本領(lǐng)域中已知，編碼器110行使功能以將數(shù)字輸入信號(hào)轉(zhuǎn)換成適于在發(fā)送器通道的余下部分使用的特定的編碼形式(如NRZ)。隨后使用自編碼器110的輸出作為對(duì)串行器120的輸入，其隨后是驅(qū)動(dòng)器130。串行器120和驅(qū)動(dòng)器130通常被實(shí)施為模擬和數(shù)字(“混合信號(hào)”)電路的結(jié)合。
自驅(qū)動(dòng)器電路120的輸出—模擬的編碼信息信號(hào)—隨后作為輸入應(yīng)用至電光調(diào)制器140。分立的連續(xù)波(CW)光信號(hào)作為第二輸入應(yīng)用至調(diào)制器140。正如在本領(lǐng)域眾所周知的，使用電輸入信號(hào)來調(diào)制CW光信號(hào)，提供光信息信號(hào)作為輸出。
按照本發(fā)明的講授，希望開發(fā)一集成布置，結(jié)合所有這些發(fā)送器通道單元，從而在單個(gè)硅基底上可以將整個(gè)發(fā)送器通道作為單片布置來實(shí)施。圖4包括一個(gè)流程圖，其在高的級(jí)別上說明了用于為圖3所示的集成發(fā)送器通道100生成制作過程的方法。如示，通過在高級(jí)別的電路布置中定義分立“塊”，過程開始于步驟200，其可以分類為“數(shù)字”、“模擬/混合信號(hào)”和“光電”。在此特定情況下，編碼器110定義為典型的“數(shù)字”電子集成電路，使用標(biāo)準(zhǔn)單元可將其合成并經(jīng)歷常規(guī)的“布局布線”的布局過程。串行器120和驅(qū)動(dòng)器130定義為典型的模擬電路，其包括數(shù)字—模擬轉(zhuǎn)換器(因而是“混合信號(hào)”)，如上所述，使用A-HDL和/或SPICE過程可將其合成。電-光調(diào)制器140定義為典型的光-電單元，使用電和光輸入以形成光輸出信號(hào)。
一旦各個(gè)單元被定義和分類，每個(gè)類型的單元分別經(jīng)歷適于特定類型單元的邏輯設(shè)計(jì)過程(步驟210)。即，對(duì)數(shù)字編碼器110可使用RTL和合成過程，對(duì)串行器120和驅(qū)動(dòng)器130可使用SPICE仿真，以及連同電子“標(biāo)準(zhǔn)單元”和HDL定義，可定義和使用許多光學(xué)“標(biāo)準(zhǔn)單元”以合成電-光調(diào)制器140的調(diào)制功能。
在完成三種類型單元的邏輯設(shè)計(jì)之后，提供邏輯設(shè)計(jì)數(shù)據(jù)(通常以網(wǎng)表的形式—以代碼或原理圖的形式)作為對(duì)聯(lián)合仿真過程220的輸入。按照本發(fā)明和上述內(nèi)容，使用聯(lián)合仿真過程以保證各個(gè)類型單元將一起行使功能以提供所期望的輸出。即，將每個(gè)類型單元的邏輯設(shè)計(jì)在一個(gè)單個(gè)的仿真過程合并在一起以評(píng)價(jià)數(shù)字單元與混合信號(hào)單元以及進(jìn)一步與光-電單元交互工作。如步驟230所示，還可使用自分立的邏輯設(shè)計(jì)過程的網(wǎng)表輸出作為至物理布局過程的輸入，所述物理布局過程行使功能以分別提供數(shù)字單元、混合信號(hào)單元和光電單元的物理布局。在本發(fā)明的優(yōu)選實(shí)施方式中，將三種布局提交給內(nèi)部驗(yàn)證過程以保證在啟動(dòng)聯(lián)合驗(yàn)證過程之前每個(gè)分立的布局是準(zhǔn)確的。
如步驟240所示，隨后使用定義三種分立的物理布局布置的(已驗(yàn)證的)數(shù)據(jù)作為對(duì)聯(lián)合驗(yàn)證例行程序的輸入。如上所述，按照本發(fā)明使用聯(lián)合驗(yàn)證過程以保證三種不同類型單元的布局以適當(dāng)?shù)姆绞揭煌ぷ饕允拱l(fā)送器通道100的準(zhǔn)確操作得以進(jìn)行。一旦完成了聯(lián)合仿真和聯(lián)合驗(yàn)證兩個(gè)過程，比較結(jié)果(步驟250)并對(duì)結(jié)果之間的一致程度做判定(步驟260)。如果結(jié)果充分一致，則完成了單片布置的完整設(shè)計(jì)，而過程移至“產(chǎn)品定案”階段(步驟270)。
按照本發(fā)明，如果在結(jié)果之間存在明顯不一致，對(duì)可修改以改進(jìn)結(jié)果(在聯(lián)合仿真中、聯(lián)合驗(yàn)證中或兩個(gè)過程中)的特定過程單元做判定(步驟280)。一旦識(shí)別了特定的受影響的單元，使用改正/反饋信號(hào)作為輸入以使對(duì)邏輯設(shè)計(jì)、物理布局或兩者做調(diào)整得以進(jìn)行。隨后再次執(zhí)行聯(lián)合仿真和聯(lián)合驗(yàn)證過程且進(jìn)行更新后的比較。該過程可以以此方式繼續(xù)直至在聯(lián)合仿真和聯(lián)合驗(yàn)證結(jié)果之間有充分的一致。
本發(fā)明的不同實(shí)施方式的上述描述的提出僅僅為了說明和描述的目的。它們不意味著是排他的或?qū)⒈景l(fā)明限制于這些公開的形式。因此，許多修改和變化對(duì)本領(lǐng)域技術(shù)人員是明顯的，本發(fā)明的范圍僅由于此所附的權(quán)利要求來限制。
權(quán)利要求
1.一種用于執(zhí)行單片集成電路結(jié)構(gòu)的設(shè)計(jì)、布局和驗(yàn)證的裝置，所述結(jié)構(gòu)包括至少一個(gè)數(shù)字電子單元、至少一個(gè)模擬/混合信號(hào)單元和至少一個(gè)光-電單元，所述裝置包括多個(gè)設(shè)計(jì)模塊，其用于在所述多個(gè)設(shè)計(jì)模塊的分立的模塊中按照行為/邏輯設(shè)計(jì)要求定義和合成所述至少一個(gè)數(shù)字單元、所述至少一個(gè)模擬/混合信號(hào)單元和所述至少一個(gè)光-電單元；一聯(lián)合仿真模塊，其響應(yīng)自所述多個(gè)設(shè)計(jì)模塊的邏輯設(shè)計(jì)輸出，用于同時(shí)仿真每種類型單元并評(píng)價(jià)結(jié)合的邏輯能力；多個(gè)物理布局模塊，其每一個(gè)響應(yīng)自相關(guān)的設(shè)計(jì)模塊的所述邏輯設(shè)計(jì)輸出，用于將所述邏輯設(shè)計(jì)轉(zhuǎn)換成物理布局布置；一聯(lián)合驗(yàn)證模塊，其響應(yīng)自所述多個(gè)物理布局模塊的所述物理布局輸出，用于同時(shí)驗(yàn)證每一類型單元的所述物理布局并評(píng)價(jià)所述單元結(jié)合的性能；和一比較器，其響應(yīng)自所述聯(lián)合仿真和所述聯(lián)合驗(yàn)證模塊的輸出，以判定在所述輸出之間是否達(dá)到滿意的相關(guān)性，以使要執(zhí)行的最終產(chǎn)品定案得以進(jìn)行。
2.如權(quán)利要求1所定義的裝置，其中，與所述至少一個(gè)數(shù)字單元相關(guān)的所述設(shè)計(jì)模塊使用寄存器傳送級(jí)(RTL)電路以提供所述數(shù)字集成電路邏輯設(shè)計(jì)。
3.如權(quán)利要求1所定義的裝置，其中，與所述至少一個(gè)模擬/混合信號(hào)單元相關(guān)的所述設(shè)計(jì)模塊使用邏輯圖輸入設(shè)計(jì)工具以提供所述邏輯設(shè)計(jì)。
4.如權(quán)利要求1所定義的裝置，其中，與所述至少一個(gè)光-電單元相關(guān)的所述設(shè)計(jì)模塊為光學(xué)邏輯設(shè)計(jì)使用光電計(jì)算機(jī)輔助設(shè)計(jì)設(shè)計(jì)工具。
5.如權(quán)利要求1所定義的裝置，其中，“網(wǎng)表”生成為自所述多個(gè)設(shè)計(jì)模塊的輸出。
6.如權(quán)利要求1所定義的裝置，其中，為所述至少一個(gè)數(shù)字電子單元的所述物理布局使用“布局布線”布局工具。
7.如權(quán)利要求1所定義的裝置，其中，在與所述至少一個(gè)模擬/混合信號(hào)電路單元相關(guān)的所述設(shè)計(jì)模塊中使用完全定制的物理布局設(shè)計(jì)。
8.如權(quán)利要求1所定義的裝置，其中，在與所述至少一個(gè)光-電電路單元相關(guān)的所述設(shè)計(jì)模塊中使用完全定制的物理布局設(shè)計(jì)。
9.一種提供單片電路裝置的集成設(shè)計(jì)、仿真和驗(yàn)證的方法，所述裝置包括數(shù)字的電子單元、混合信號(hào)單元和光電單元，所述方法包括的步驟為a)定義一組包含于所述集成設(shè)計(jì)的單元；b)為每種類型單元數(shù)字、混合信號(hào)和光電，生成分立的邏輯設(shè)計(jì)；c)將所述邏輯設(shè)計(jì)結(jié)合成一個(gè)總的設(shè)計(jì)并執(zhí)行所述結(jié)合的邏輯設(shè)計(jì)的聯(lián)合仿真；d)基于步驟b)中產(chǎn)生的所述邏輯設(shè)計(jì)，為每種類型單元生成分立的物理布局；e)將所述物理布局結(jié)合成一個(gè)總的物理布局并執(zhí)行所述結(jié)合的物理布局的聯(lián)合驗(yàn)證；f)比較所述聯(lián)合仿真結(jié)果和所述聯(lián)合驗(yàn)證結(jié)果；且g)如果可接受，生成制造所需要的信息，否則；h)識(shí)別要修改的特定的邏輯和/或物理設(shè)計(jì)；i)執(zhí)行所述識(shí)別的修改；和j)重復(fù)步驟c)和e)-g)直至得到結(jié)果中的可接受的一致。
10.如權(quán)利要求9所定義的方法，其中，在執(zhí)行步驟c)的所述聯(lián)合仿真之前，每個(gè)邏輯設(shè)計(jì)分別被仿真直至得到滿意的結(jié)果。
11.如權(quán)利要求9所定義的方法，其中，在執(zhí)行步驟e)的所述聯(lián)合驗(yàn)證之前，每個(gè)物理布局分別被驗(yàn)證直至得到滿意的結(jié)果。
全文摘要
使用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)工具來執(zhí)行在單片的硅基的電光芯片中的電學(xué)和光學(xué)部件的集成設(shè)計(jì)、驗(yàn)證和布局。為包含在最終的硅基單片結(jié)構(gòu)中的三種類型單元(1)數(shù)字的電子集成電路單元；(2)模擬/混和信號(hào)電子集成電路單元；和(3)光電單元(包括有源和無源光器件)準(zhǔn)備分立的頂級(jí)的行為邏輯設(shè)計(jì)。一旦完成行為邏輯設(shè)計(jì)，其結(jié)果被結(jié)合并被聯(lián)合仿真。為電路中每個(gè)不同類型單元開發(fā)并驗(yàn)證物理布局設(shè)計(jì)。分立的物理布局隨后被聯(lián)合驗(yàn)證以評(píng)價(jià)總的物理設(shè)計(jì)的特性。對(duì)聯(lián)合仿真的結(jié)果和聯(lián)合驗(yàn)證的結(jié)果進(jìn)行比較，以及在邏輯設(shè)計(jì)和/或物理布局中進(jìn)行的改變，直至得到所希望的操作參數(shù)。一旦生成所希望的結(jié)果，則考慮常規(guī)的晶片級(jí)制作操作以提供最終產(chǎn)品(“產(chǎn)品定案”)。
文檔編號(hào)G06G7/62GK101036145SQ200580020911
公開日2007年9月12日 申請(qǐng)日期2005年6月22日 優(yōu)先權(quán)日2004年6月23日
發(fā)明者卡爾潘都·夏斯特里, 索哈姆·帕塔克, 普拉卡什·約托斯卡, 鮑利爾斯·莫欣斯基斯, 拜平·達(dá)瑪 申請(qǐng)人:斯歐普迪克爾股份有限公司