專利名稱：信息處理器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種信息處理器，具體地說(shuō)是一種基于FPGA的信息處理器。
背景技術(shù)：
隨著航天技術(shù)的發(fā)展，新型航天飛行器不斷涌現(xiàn)，對(duì)控制系統(tǒng)的重量和體積提出 了更高的要求，要求控制信息處理器的通訊越穩(wěn)定越好，速度越快越好，體積越小越好，信 息處理器是航天飛行器信息處理系統(tǒng)的關(guān)鍵設(shè)備，是指揮控制解算中心，現(xiàn)有的信息處理 器大都是由專用控制器加與之匹配的接口器件來(lái)實(shí)現(xiàn)，其存在的缺陷為①由于信息處理 器的功能較多，需用較多的專用器件來(lái)實(shí)現(xiàn)，使得電路復(fù)雜，使用元器件多，電路板面積大， 從而使產(chǎn)品的體積變大，產(chǎn)品的成本也相應(yīng)增加；②信息處理器中的通信接口控制器、邏輯 譯碼控制器、存儲(chǔ)器等關(guān)鍵器件需選用專用器件來(lái)實(shí)現(xiàn)，目前卻缺乏相應(yīng)的性能優(yōu)良的國(guó) 產(chǎn)芯片，大部分的器件由國(guó)外公司生產(chǎn)，需要進(jìn)口購(gòu)買，這就使信息處理器的生產(chǎn)受到了制 約；③信息處理器的外圍電路完全由硬件電路實(shí)現(xiàn)，不利于產(chǎn)品的維護(hù)和升級(jí)。

實(shí)用新型內(nèi)容為解決上述技術(shù)問(wèn)題，本實(shí)用新型的目的在于提供一種信息處理器，利用FPGA來(lái) 構(gòu)建信息處理器中的并行接口控制器、串行接口控制器、邏輯譯碼控制器和存儲(chǔ)器等專用 器件，提高了信息處理器的性能、工作可靠性和使用維護(hù)性，減小了信息處理器的體積，降 低了成本。本實(shí)用新型通過(guò)如下技術(shù)方案予以實(shí)現(xiàn)。一種信息處理器，包括DSP數(shù)字信號(hào)處理器，以及由FPGA實(shí)現(xiàn)的并行接口控制器、 串行接口控制器、邏輯譯碼控制器和FIFO存儲(chǔ)器。信息處理器以數(shù)字信號(hào)處理器為計(jì)算 控制中心，由并行接口控制器和串行接口控制器在DSP控制下實(shí)時(shí)對(duì)外圍設(shè)備進(jìn)行信息交 換，邏輯譯碼控制器實(shí)現(xiàn)處理器外圍接口器件的存儲(chǔ)分配，F(xiàn)IFO存儲(chǔ)器用于緩存并行接口 或串行接口信息交換的數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本實(shí)用新型達(dá)到的有益效果為(1)用FPGA來(lái)構(gòu)建信息處理器 中的并行接口控制器、串行接口控制器、邏輯譯碼控制器和FIFO存儲(chǔ)器，替代了專用器件， 能減小電路面積，能降低成本；( 本實(shí)用新型將多種功能的電路綜合到一個(gè)集成電路中， 顯著地減少了部件數(shù)量和體積，降低了功耗，縮小了電路的空間；(3)本實(shí)用新型采用單一 FPGA內(nèi)容納多個(gè)通道接口，使信息處理器的生產(chǎn)成本大大降低，壽命大大延長(zhǎng)；(4)由于本 實(shí)用新型支持對(duì)現(xiàn)場(chǎng)硬件的重新編程，核心的實(shí)施顯著降低了設(shè)計(jì)風(fēng)險(xiǎn)，如果系統(tǒng)需求發(fā) 生變化，或者要修復(fù)一個(gè)錯(cuò)誤時(shí)，基于FPGA的設(shè)計(jì)可以在軟件的控制下進(jìn)行升級(jí)，這種靈 活性還可以在硬件構(gòu)造完成后，在硬件和軟件間重新區(qū)分功能；( 本實(shí)用新型利用FPGA 的IP核可以顯著地降低廢棄的風(fēng)險(xiǎn)，對(duì)電路實(shí)施FPGA后，設(shè)計(jì)可移植到最新的FPGA中，一 般都無(wú)須改變其功能，減少了對(duì)流程軟件的修改次數(shù)。
圖1是本實(shí)用新型的功能方框圖；圖2是本實(shí)用新型中并行接口控制器結(jié)構(gòu)圖；圖3是本實(shí)用新型中并行接口控制器執(zhí)行的處理流程圖；圖4是本實(shí)用新型中串行接口控制器結(jié)構(gòu)圖；圖5是本實(shí)用新型中串行接口控制器執(zhí)行的發(fā)送數(shù)據(jù)流程圖；圖6是本實(shí)用新型中串行接口控制器執(zhí)行的接收數(shù)據(jù)流程圖。
具體實(shí)施方式
以下通過(guò)實(shí)施例形式，對(duì)本實(shí)用新型的內(nèi)容作進(jìn)一步詳細(xì)說(shuō)明，但不應(yīng)就此理解 為本實(shí)用新型所述主題的范圍僅限于以下的實(shí)施例，在不脫離本實(shí)用新型上述技術(shù)思想情 況下，凡根據(jù)本領(lǐng)域普通技術(shù)知識(shí)和慣用手段做出的各種修改、替換和變更，均包括在本實(shí) 用新型的范圍內(nèi)。圖1是本實(shí)用新型的功能方框圖，本實(shí)用新型所述的信息處理器包括DSP數(shù)字信 號(hào)處理器，以及由FPGA實(shí)現(xiàn)的并行接口控制器、串行接口控制器、邏輯譯碼控制器和FIFO 存儲(chǔ)器。信息處理器以數(shù)字信號(hào)處理器為計(jì)算控制中心，數(shù)字信號(hào)處理器為TMS320VC33，由 并行接口控制器和串行接口控制器在DSP控制下實(shí)時(shí)對(duì)外圍設(shè)備進(jìn)行信息交換，邏輯譯碼 控制器實(shí)現(xiàn)處理器外圍接口器件的存儲(chǔ)分配，F(xiàn)IFO存儲(chǔ)器用于緩存并行接口或串行接口信 息交換的數(shù)據(jù)。圖2是本實(shí)用新型中并行接口控制器結(jié)構(gòu)圖，外圍設(shè)備的并行口數(shù)據(jù)線GDO至 GD7、寫信號(hào)線GWE、復(fù)位信號(hào)線GRESET、中斷信號(hào)線GINT經(jīng)光電隔離后，分別與FPGA的 IO 口相連接，微處理器TMS320VC33的數(shù)據(jù)線DO至D7、讀寫信號(hào)線R/W、外部仿問(wèn)信號(hào)線/ STRB、中斷響應(yīng)信號(hào)線INTO、地址線AO至A6、A17、A18、A19分別與FPGA的IO 口相連接，晶 振Gl產(chǎn)生的40MHz的時(shí)鐘分別與微處理器TMS320VC33的CLK引腳和FPGA的一個(gè)IO 口相 連接。圖3是本實(shí)用新型中并行接口控制器執(zhí)行的處理流程圖，由FPGA構(gòu)建的并行接口 控制器將慣測(cè)組合發(fā)送的數(shù)據(jù)存儲(chǔ)到FIFO內(nèi)，當(dāng)中斷信號(hào)線GINT產(chǎn)生下降沿時(shí)，微處理器 TMS320VC33斷響應(yīng)信號(hào)線INTO響應(yīng)中斷，讀取存儲(chǔ)到FIFO中的數(shù)據(jù)。圖4是本實(shí)用新型中串行接口控制器結(jié)構(gòu)圖，外圍設(shè)備發(fā)送的DDRX、YMRX、DYRX、 TORX信號(hào)經(jīng)光電隔離后，分別與FPGA的10 口相連接，微處理器TMS320VC33的數(shù)據(jù)線DO至 D7、讀寫信號(hào)線R/W、外部仿問(wèn)信號(hào)線/STRB、中斷響應(yīng)信號(hào)線INTO、地址線AO至A6、A17、 A18、A19分別與FPGA的10 口相連接，F(xiàn)PGA的四個(gè)10與驅(qū)動(dòng)器DS96F174的輸入管腳口相 連接，晶振Gl產(chǎn)生的40MHz的時(shí)鐘分別與微處理器TMS320VC33的CLK引腳和FPGA的一個(gè) 10 口相連接，晶振Gl產(chǎn)生的14. 7456MHz的時(shí)鐘與FPGA的一個(gè)10 口相連接。圖5是本實(shí)用新型中串行接口控制器執(zhí)行的發(fā)送數(shù)據(jù)流程圖，由FPGA構(gòu)建的串行 接口控制器發(fā)送數(shù)據(jù)時(shí)，處理器向發(fā)送FIFO寫入數(shù)據(jù)，控制邏輯檢查到發(fā)送FIFO不為空， 隨即啟動(dòng)發(fā)送過(guò)程，直到發(fā)送FIFO為空，控制邏輯重新進(jìn)入檢查FIFO是否為空的狀態(tài)，一 次所能寫入的數(shù)據(jù)字節(jié)個(gè)數(shù)由FIFO的深度決定，當(dāng)發(fā)送FIFO已滿時(shí)，處理器再向FIFO寫 入的數(shù)據(jù)將被忽略。
4[0019] 圖6是本實(shí)用新型中串行接口控制器執(zhí)行的接收數(shù)據(jù)流程圖，由FPGA構(gòu)建的串行 接口控制器接收數(shù)據(jù)時(shí)，控制邏輯隨時(shí)監(jiān)測(cè)串行數(shù)據(jù)線上的狀態(tài)，只要監(jiān)測(cè)到有效的開(kāi)始 位，即認(rèn)為有數(shù)據(jù)發(fā)送過(guò)來(lái)，從而啟動(dòng)接收過(guò)程，接收完一個(gè)字節(jié)后即將其寫入接收FIFO， 接收FIFO寫滿而處理器又沒(méi)有讀取為止，此后串行線路上發(fā)送過(guò)來(lái)的數(shù)據(jù)將不被接收。
權(quán)利要求1.一種信息處理器，包括DSP數(shù)字信號(hào)處理器，其特征在于還包括由FPGA實(shí)現(xiàn)的并 行接口控制器、串行接口控制器、邏輯譯碼控制器和FIFO存儲(chǔ)器，信息處理器以數(shù)字信號(hào) 處理器為計(jì)算控制中心，由并行接口控制器和串行接口控制器在DSP控制下實(shí)時(shí)對(duì)外圍設(shè) 備進(jìn)行信息交換，邏輯譯碼控制器實(shí)現(xiàn)處理器外圍接口器件的存儲(chǔ)分配，F(xiàn)IFO存儲(chǔ)器用于 緩存并行接口或串行接口信息交換的數(shù)據(jù)。
2.如權(quán)利要求1所述的一種信息處理器，其特征在于所述DSP數(shù)字信號(hào)處理器為 TMS320VC33。
專利摘要本實(shí)用新型公開(kāi)了一種信息處理器，包括DSP數(shù)字信號(hào)處理器，以及由FPGA實(shí)現(xiàn)的并行接口控制器、串行接口控制器、邏輯譯碼控制器和存儲(chǔ)器，信息處理器以數(shù)字信號(hào)處理器為計(jì)算控制中心，由并行接口控制器和串行接口控制器在DSP控制下實(shí)時(shí)對(duì)外圍設(shè)備進(jìn)行信息交換，邏輯譯碼控制器實(shí)現(xiàn)處理器外圍接口器件的存儲(chǔ)分配，存儲(chǔ)器用于緩存并行接口或串行接口信息交換的數(shù)據(jù)。本實(shí)用新型利用FPGA來(lái)構(gòu)建信息處理器中的并行接口控制器、串行接口控制器、邏輯譯碼控制器和存儲(chǔ)器等專用器件，提高了信息處理器的性能、工作可靠性和使用維護(hù)性，減小了信息處理器的體積，降低了成本。
文檔編號(hào)G06F1/16GK201897752SQ20102066000
公開(kāi)日2011年7月13日 申請(qǐng)日期2010年12月15日 優(yōu)先權(quán)日2010年12月15日
發(fā)明者何葉, 鄧小群, 陳飛, 饒興橋 申請(qǐng)人:貴州航天控制技術(shù)有限公司