專利名稱：Ieee1394總線與高速智能統(tǒng)一總線的直接接口方法
技術(shù)領(lǐng)域：
本發(fā)明涉及總線接口方法，特別涉及一種IEEE1394總線與高速智能統(tǒng)一總線的直接接口方法。
背景技術(shù)：
IEEE1394是一種高速串行總線標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)的線纜模式支持100Mb/s，200Mb/ s, 400Mb/s的傳輸速率，即插即用，支持熱插拔并且其傳輸速度可高速升級到3.2Gb/ S。 IEEE1394與平臺無關(guān)，廣泛應(yīng)用于視頻傳送，計算機外設(shè)和互聯(lián)網(wǎng)連接等領(lǐng)域。隨 著航空電子系統(tǒng)的發(fā)展，系統(tǒng)的集成規(guī)模越來越大，各子系統(tǒng)的分工協(xié)作集中體現(xiàn)在總 線接口通信和功能運算上，從而要求海量傳感器信息、圖像信息能夠通過高速智能統(tǒng)一 總線實現(xiàn)信息的高速共享，則迫切要求IEEE1394總線與萬兆位的高速智能統(tǒng)一總線能夠 實現(xiàn)信息共享，而目前IEEE1394總線本身無法直接與高速統(tǒng)一智能總線相連接。
文獻“基于FPGA的數(shù)據(jù)采集系統(tǒng)IEEE1394接口設(shè)計，儀表技術(shù)與傳感器， 2009，Vol.12 (12), p46_48，52”公開了一種IEEE1394總線與圖像數(shù)據(jù)、多路傳感器數(shù) 據(jù)和控制指令的采集傳輸接口設(shè)計方法。該方法通過FPGA讀取圖像數(shù)據(jù)，并按相應(yīng)數(shù) 據(jù)格式打包后緩存到SRAM中。等時數(shù)據(jù)發(fā)送和圖像緩存通過讀寫仲裁競爭SRAM的使 用，仲裁中讀操作優(yōu)先級比寫操作高。傳感器數(shù)據(jù)采用了 FPGA內(nèi)部的雙口 RAM進行緩 沖，雙口 RAM中根據(jù)最高位地址分成相等的2塊進行“乒乓”工作，保證異步傳輸數(shù)據(jù) 幀的完整。對主控計算機注入的控制指令流，F(xiàn)PGA進行數(shù)據(jù)解算后推入內(nèi)部FIFO中， 執(zhí)行控制模塊將其取出逐步執(zhí)行。FPGA通過控制鏈路層芯片的主機接口和DM接口通 信實現(xiàn)IEEE1394數(shù)據(jù)傳輸。但是這種方法只是實現(xiàn)了數(shù)據(jù)的單向流動，數(shù)據(jù)的最大通行 能力受IEEE1394傳輸速度約束；此外，這種方法只是實現(xiàn)了 IEEE1394總線與少數(shù)幾種 設(shè)備的接口，當(dāng)IEEE1394總線與其他總線形式連接時仍會由于傳輸介質(zhì)和速度各異而難 以實現(xiàn)數(shù)據(jù)交互；因此，仍然沒有解決IEEE1394總線與高速智能統(tǒng)一總線的直接接口問 題。發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)IEEE1394總線與其他總線互聯(lián)速率低的不足，本發(fā)明提出了 一種IEEE1394總線與高速智能統(tǒng)一總線的直接接口方法，通過設(shè)計IEEE1394總線控制 器實現(xiàn)對IEEE1394總線協(xié)議的解析，正確完整接收IEEE1394總線上的有效數(shù)據(jù)，通過 高速收發(fā)器SerDes利用光纖通道實現(xiàn)對智能總線上數(shù)據(jù)的高速收發(fā)；通過高速緩沖存儲 器實現(xiàn)雙向數(shù)據(jù)的緩沖存儲；通過時鐘控制模塊實現(xiàn)不同速率總線的時鐘切換，實現(xiàn)兩 種總線數(shù)據(jù)的高速可靠有效傳輸。
本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案一種IEEE1394總線與高速智能統(tǒng)一 總線的直接接口方法，其特點是包括以下步驟
(a)以存儲轉(zhuǎn)發(fā)機制為基礎(chǔ)，通過緩沖區(qū)的讀寫時鐘切換實現(xiàn)兩種不同傳輸速率總線的互聯(lián)。在高速邏輯陣列內(nèi)部開辟收發(fā)緩存，根據(jù)數(shù)據(jù)來源自動切換收發(fā)緩存的讀 寫時鐘(如附圖2)；通過設(shè)置不同優(yōu)先級對IEEE1394和高速智能總線資源進行管理，規(guī) 定從總線接收數(shù)據(jù)的優(yōu)先級高于寫數(shù)據(jù)的優(yōu)先級，當(dāng)IEEE1394總線有數(shù)據(jù)到達時，總線 調(diào)度器中狀態(tài)寄存器1394標(biāo)志位置位，屏蔽對該端總線的發(fā)送數(shù)據(jù)請求；此時，從高速 收發(fā)器SerDes接收到的數(shù)據(jù)將全部存入1394發(fā)送緩沖區(qū)，1394總線空閑，標(biāo)志位清零。 反之亦然。從而有效避免了總線沖突和數(shù)據(jù)丟失現(xiàn)象的發(fā)生。
(b)lEEE1394單元向智能總線發(fā)送時，通過智能總線編碼單元將本部件地址及 待發(fā)送的信號按照總線編碼規(guī)則進行編碼，然后在低頻同步信號控制下將發(fā)送信息送入 雙向存貯器等待發(fā)送；接收到向總線發(fā)送指令后通過選擇開關(guān)關(guān)閉低頻同步信號而開通 高頻同步信號，通過數(shù)據(jù)并轉(zhuǎn)串及控制向智能總線發(fā)送地址和信號。
(c)接收數(shù)據(jù)時，IEEE1394單元通過高速邏輯陣列連續(xù)自動接收并判斷來自智 能總線的允許發(fā)送信號和來至其它單元的地址信號，以判定向總線發(fā)送信號或者從總線 讀取IEEE1394所需的信息；若向總線發(fā)送信號，則按照(b)的流程發(fā)送；若需要讀取總 線信號，則在總線同步信號控制下寫入雙向存貯器，保存所需總線信號；接收完后，通 過選擇開關(guān)關(guān)閉總線同步信號而開通低頻同步信號，將讀取的總線信號送入智能解碼單 元進行解碼，存貯數(shù)據(jù)以備使用。
(d)設(shè)計幀格式實現(xiàn)總線ID識別、數(shù)據(jù)路由、屏蔽接收。
(e)采用大容量雙端口高速存儲器以避免高速智能總線向IEEE1394總線傳輸數(shù) 據(jù)量大數(shù)據(jù)丟失的情況，并實現(xiàn)對存儲器的讀寫雙工操作；高速邏輯陣列內(nèi)部模塊采用 并行塊、流水線設(shè)計，使得IEEE1394總線與智能總線的數(shù)據(jù)傳輸延時最小化。
本發(fā)明的有益效果是實現(xiàn)了 IEEE1394總線與智能總線的接口，通過智能總線 接口可以實現(xiàn)IEEE1394總線與其他總線形式的雙向可靠互聯(lián)；采用時鐘切換和數(shù)據(jù)接 收發(fā)送的優(yōu)先級設(shè)置，并充分利用了高速邏輯陣列并行性可重構(gòu)性的特點，實現(xiàn)了低速 IEEE1394總線和高速智能總線的雙向數(shù)據(jù)交互，提高了 IEEE1394總線的數(shù)據(jù)傳輸速度； 只是在與總線相接的存貯單元、并轉(zhuǎn)串、選擇開關(guān)和高速邏輯陣列使用甚高頻器件，而 其余部分只需要能滿足本單元要求的器件即可，從而降低了對接口硬件性能的要求，增 加了數(shù)據(jù)傳輸?shù)目煽慷取?br> 下面結(jié)合附圖和實施例對本發(fā)明作詳細(xì)說明。


圖1是本發(fā)明IEEE1394總線與高速智能統(tǒng)一總線的直接接口方法接口圖。
圖2是本發(fā)明總線仲裁機構(gòu)通信控制圖。
圖3是本發(fā)明雙端總線雙向通信的狀態(tài)機原理圖。
圖4是本發(fā)明IEEE1394數(shù)據(jù)發(fā)送流程圖。
圖5是本發(fā)明IEEE1394數(shù)據(jù)接收流程圖。
圖6是本發(fā)明是智能總線數(shù)據(jù)幀格式圖。
具體實施方式
參照圖1 6，詳細(xì)說明本發(fā)明。
本實施例為一種IEEE1394總線與智能總線的接口方法，實現(xiàn)了 IEEE1394設(shè)備 通過高速智能總線進行高速光纖發(fā)送和高速光纖數(shù)據(jù)基于低速IEEE1394總線進行數(shù)據(jù)接 收的功能。本實施例的硬件結(jié)構(gòu)包括IEEE1394控制器、智能總線控制器、中央總線仲裁 控制器和高速大容量存儲器。
本實施例中兩種總線的調(diào)度和接口控制主要在高速邏輯陣列FPGA中完成， FPGA采用美國Altera公司的Cyclone系列的EP1C12芯片。該芯片密集度達12060個LE 單元，完全能夠滿足圖像處理算法和系統(tǒng)邏輯控制的需要；169個用戶可用I/O端口滿足 系統(tǒng)實現(xiàn)圖像采集和存儲的多個芯片連接要求。IEEE1394總線協(xié)議中的鏈路層和物理層 采用PHILIPS公司的鏈路層控制芯片PDI1394L40和物理層芯片PDI1394L25實現(xiàn)；高速 收發(fā)器SerDes采用BCM8152，可達到萬兆位的數(shù)據(jù)收發(fā)速度；高速雙口 RAM采用型號 為IDT70V3079的芯片，其讀寫速度最快可達到如s ； FPGA主要進行數(shù)據(jù)的雙向緩沖和 調(diào)度、總線仲裁和時鐘切換的工作，以實現(xiàn)兩種總線的雙工通信，最大化利用總線的通 信能力并避免數(shù)據(jù)的丟失。
IEEE1394總線的傳輸速率低于高速智能總線，從IEEE1394發(fā)送的數(shù)據(jù)，首先 在高速緩沖區(qū)中緩存，當(dāng)緩沖到一定量時，總線調(diào)度器向高速智能總線發(fā)送請求數(shù)據(jù)發(fā) 送信號，并分配發(fā)送數(shù)據(jù)的時間片，同時控制時鐘切換模塊切換存儲器同步時鐘；此 時，高速智能總線控制器發(fā)出讀緩沖區(qū)信號，并對從緩沖區(qū)讀取的信號以智能總線數(shù)據(jù) 幀格式編碼，然后高速將數(shù)據(jù)投遞到高速收發(fā)器發(fā)送緩存。經(jīng)光纖通道傳入高速收發(fā)器 的數(shù)據(jù)，同樣在智能總線接收緩沖區(qū)中緩存，總線調(diào)度器檢測到有數(shù)據(jù)到達時進行總線 仲裁，當(dāng)1394總線空閑時立即向其發(fā)送請求發(fā)送信號，分配發(fā)送數(shù)據(jù)的時間片，同時控 制時鐘切換模塊將存儲器讀寫切換到低速模式；此時，IEEE1394控制器發(fā)出讀緩沖區(qū)信 號，讀出的數(shù)據(jù)經(jīng)過IEEE1394編碼后發(fā)出。
本實例在總線管理上采用基于優(yōu)先級的控制管理的方法。當(dāng)緩沖區(qū)中有數(shù)據(jù)等 待發(fā)送，同時也有數(shù)據(jù)到達，此時總線仲裁機構(gòu)讓數(shù)據(jù)發(fā)送進入等待狀態(tài)，讓出總線進 行數(shù)據(jù)的接收工作，當(dāng)接收完畢后喚醒數(shù)據(jù)發(fā)送進程，恢復(fù)數(shù)據(jù)的發(fā)送。
IEEE1394總線與智能總線的接口的實現(xiàn)，使得每個掛接在智能總線上低速總線 獨享該總線最大帶寬?；诒緦嵤├蓪崿F(xiàn)IEEE1394總線與其他總線的互聯(lián)，且總線 數(shù)據(jù)的路由具有智能性。智能總線上具有多個低速總線接口，因此基于智能總線實現(xiàn)的 IEEE1394與其他總線的互聯(lián)具有體積小、成本低、功耗小，傳輸高速可靠等優(yōu)點。
權(quán)利要求
1. 一種IEEE1394總線與高速智能統(tǒng)一總線接口方法，其特征在于包括以下步驟(a)以存儲轉(zhuǎn)發(fā)機制為基礎(chǔ)，通過緩沖區(qū)的讀寫時鐘切換實現(xiàn)兩種不同傳輸速率總線 的互聯(lián)；在高速邏輯陣列內(nèi)部開辟收發(fā)緩存，根據(jù)數(shù)據(jù)來源自動切換收發(fā)緩存的讀寫時 鐘(如附圖2)；通過設(shè)置不同優(yōu)先級對IEEE1394和高速智能總線資源進行管理，規(guī)定從 總線接收數(shù)據(jù)的優(yōu)先級高于寫數(shù)據(jù)的優(yōu)先級，當(dāng)IEEE1394總線有數(shù)據(jù)到達時，總線調(diào)度 器中狀態(tài)寄存器1394標(biāo)志位置位，屏蔽對該端總線的發(fā)送數(shù)據(jù)請求；此時，從高速收發(fā) 器SerDes接收到的數(shù)據(jù)將全部存入1394發(fā)送緩沖區(qū)，1394總線空閑，標(biāo)志位清零；反之 亦然；從而有效避免了總線沖突和數(shù)據(jù)丟失現(xiàn)象的發(fā)生；(b)IEEE1394單元向智能總線發(fā)送時，通過智能總線編碼單元將本部件地址及待發(fā) 送的信號按照總線編碼規(guī)則進行編碼，然后在低頻同步信號控制下將發(fā)送信息送入雙向 存貯器等待發(fā)送；接收到向總線發(fā)送指令后通過選擇開關(guān)關(guān)閉低頻同步信號而開通高頻 同步信號，通過數(shù)據(jù)并轉(zhuǎn)串及控制向智能總線發(fā)送地址和信號；(C)接收數(shù)據(jù)時，IEEE1394單元通過高速邏輯陣列連續(xù)自動接收并判斷來自智能總 線的允許發(fā)送信號和來至其它單元的地址信號，以判定向總線發(fā)送信號或者從總線讀取 IEEE1394所需的信息；若向總線發(fā)送信號，則按照(b)的流程發(fā)送；若需要讀取總線信 號，則在總線同步信號控制下寫入雙向存貯器，保存所需總線信號；接收完后，通過選 擇開關(guān)關(guān)閉總線同步信號而開通低頻同步信號，將讀取的總線信號送入智能解碼單元進 行解碼，存貯數(shù)據(jù)以備使用；(d)設(shè)計幀格式實現(xiàn)總線ID識別、數(shù)據(jù)路由、屏蔽接收；(e)采用大容量雙端口高速存儲器以避免高速智能總線向IEEE1394總線傳輸數(shù)據(jù)量 大數(shù)據(jù)丟失的情況，并實現(xiàn)對存儲器的讀寫雙工操作；高速邏輯陣列內(nèi)部模塊采用并行 塊、流水線設(shè)計，使得IEEE1394總線與智能總線的數(shù)據(jù)傳輸延時最小化。
全文摘要
本發(fā)明公開了一種IEEE1394總線與高速智能統(tǒng)一總線接口方法，用于解決現(xiàn)有的IEEE1394總線與其他總線互聯(lián)速率低的技術(shù)問題。技術(shù)方案是通過設(shè)計IEEE1394總線控制器實現(xiàn)對IEEE1394總線協(xié)議的解析，正確完整接收IEEE1394總線上的有效數(shù)據(jù)，通過高速收發(fā)器SerDes利用光纖通道實現(xiàn)對智能總線上數(shù)據(jù)的高速收發(fā)；通過高速緩沖存儲器實現(xiàn)雙向數(shù)據(jù)的緩沖存儲；通過時鐘控制模塊實現(xiàn)不同速率總線的時鐘切換，實現(xiàn)了兩種總線數(shù)據(jù)的高速可靠有效傳輸。
文檔編號G06F13/38GK102023947SQ20101057795
公開日2011年4月20日 申請日期2010年12月2日 優(yōu)先權(quán)日2010年12月2日
發(fā)明者史忠科, 王闖, 辛琪 申請人:西北工業(yè)大學(xué)