專利名稱：針對地址/控制信號使用雙倍數(shù)據(jù)速率方案的具有減少的接口引腳需要的雙通道存儲器架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例大體上涉及存儲器架構(gòu)，且更明確地說，涉及具有減少的接口引 腳需要的雙倍數(shù)據(jù)通道存儲器架構(gòu)電路。
背景技術(shù)：
在一些應(yīng)用中，處理器可具有傳送少量數(shù)據(jù)的較大百分比的存儲器存取操作。此 類存儲器存取操作可一般稱為突發(fā)長度存取(例如，突發(fā)長度讀取和/或突發(fā)長度寫入)。 當(dāng)前研究表明，對于小突發(fā)長度存取，存取存儲器裝置的多個窄的獨(dú)立數(shù)據(jù)通道可提供比 具有寬存儲器接口的單一數(shù)據(jù)通道更好的性能。因此，具有單一寬通道存儲器接口的現(xiàn)有 系統(tǒng)可通過增加數(shù)據(jù)通道的數(shù)目同時減小每一數(shù)據(jù)通道的位寬度而受益。然而，將具有單一數(shù)據(jù)通道存儲器接口的現(xiàn)有處理系統(tǒng)升級為具有雙存儲器接口 的處理系統(tǒng)可提出一些設(shè)計挑戰(zhàn)。舉例來說，使用雙通道的常規(guī)存儲器接口可具有與尋址 和/或控制通道相關(guān)聯(lián)的更復(fù)雜的電路。這可導(dǎo)致更復(fù)雜的封裝和電路板設(shè)計，因此增加 接口引腳、電路跡線等的數(shù)目。此類效應(yīng)可對成本具有不利影響并增加設(shè)計風(fēng)險。此外，此 類重新設(shè)計阻礙了與現(xiàn)有組件和/或其它現(xiàn)有子系統(tǒng)的任何類型的向后兼容性。因此，需要一種具有雙窄通道接口的存儲器架構(gòu)，其可利用針對寬通道接口的現(xiàn) 有引腳。可在不影響由增加的引腳數(shù)而產(chǎn)生的系統(tǒng)成本的情況下實施所得存儲器架構(gòu)。

發(fā)明內(nèi)容
下文呈現(xiàn)用于具有減少的接口引腳需要的雙通道存儲器架構(gòu)的設(shè)備和方法。在一個實施例中，所述存儲器架構(gòu)包含存儲器控制器；第一存儲器裝置，其通過 共享的地址總線和第一時鐘信號而耦合到所述存儲器控制器。所述存儲器架構(gòu)進(jìn)一步包含 第二存儲器裝置，其通過所述共享的地址總線和第二時鐘信號耦合到所述存儲器控制器， 其中所述第二時鐘信號的極性與所述第一時鐘信號的極性相反。在另一實施例中，呈現(xiàn)一種執(zhí)行數(shù)據(jù)交易的方法。所述方法包含經(jīng)由共享的地址 總線將尋址信號提供到第一存儲器裝置和第二存儲器裝置；將極性相反的時鐘信號提供到 所述存儲器裝置，其中從共同時鐘信號導(dǎo)出所述時鐘信號；以及基于所述時鐘信號以交替 方式經(jīng)由單獨(dú)的窄數(shù)據(jù)總線將數(shù)據(jù)傳送到所述存儲器裝置。在又一實施例中，一種存儲器架構(gòu)可包含存儲器控制器；第一存儲器裝置，其通 過共享的控制總線和第一時鐘信號而耦合到所述存儲器控制器；以及第二存儲器裝置，其 通過所述共享的控制總線和第二時鐘信號而耦合到所述存儲器控制器，其中所述第二時鐘 信號的極性與所述第一時鐘信號的極性相反。本發(fā)明的另一實施例，一種存儲器架構(gòu)可包含存儲器控制器；第一存儲器裝置， 其通過共享的控制總線和第一時鐘信號而耦合到所述存儲器控制器；以及第二存儲器裝 置，其通過所述共享的控制總線和第二時鐘信號而耦合到所述存儲器控制器，其中所述第二時鐘信號的極性與所述第一時鐘信號的極性相反。


呈現(xiàn)附圖以輔助描述本發(fā)明的實施例，且提供附圖僅用于說明而非限制所述實施 例的目的。圖1展示使用兩個窄通道DDR存儲器的常規(guī)單一寬通道雙倍數(shù)據(jù)速率存儲器 (DDR)架構(gòu)的框圖。圖2展示常規(guī)雙窄通道DDR存儲器架構(gòu)的框圖。圖3展示雙窄通道DDR存儲器架構(gòu)的框圖。圖4展示與圖1-3中說明的存儲器控制器相關(guān)聯(lián)的時序圖。圖5A和5B描繪與雙窄通道存儲器架構(gòu)一致的示范性DDR控制器的框圖。圖6描繪雙窄通道NAND存儲器架構(gòu)的框圖。
具體實施例方式在針對本發(fā)明的特定實施例的以下描述和相關(guān)圖式中揭示本發(fā)明的各方面。可在 不脫離本發(fā)明的范圍的情況下設(shè)計出替代實施例。另外，將不詳細(xì)描述或?qū)⑹÷员景l(fā)明的 眾所周知的元件以免混淆本發(fā)明的相關(guān)細(xì)節(jié)。本文使用詞語“示范性”來表示“充當(dāng)一實例、例子或說明”。本文描述為“示范性” 的任何實施例不必解釋為比其它實施例優(yōu)選或有利。同樣，術(shù)語“本發(fā)明的實施例”不要求 本發(fā)明的所有實施例均包含所論述的特征、優(yōu)點(diǎn)或操作模式。本文使用的術(shù)語僅用于描述特定實施例的目的且不希望限制本發(fā)明的實施例。如 本文所使用，除非上下文另外清楚地指示，否則單數(shù)形式“一”和“所述”既定包含復(fù)數(shù)形式。 將進(jìn)一步理解，術(shù)語“包括”和/或“包含”當(dāng)在本文中使用時指定存在所陳述的特征、整體、 步驟、操作、元件和/或組件，但不排除存在或添加一個或一個以上其它特征、整體、步驟、 操作、元件、組件和/或其群組。如本文所使用，術(shù)語雙倍數(shù)據(jù)速率(DDR)存儲器可指代此項技術(shù)中已知的廣泛多 種不同存儲器裝置標(biāo)準(zhǔn)，且可包含(例如)以下類型的存儲器裝置低功率雙倍數(shù)據(jù)速率 (LPDDR)、標(biāo)準(zhǔn) DDR、DDR2 等。此外，依據(jù)待由(例如)計算裝置的元件執(zhí)行的動作的序列描述許多實施例。將 認(rèn)識到，本文描述的各種動作可由特定電路(例如，專用集成電路(ASIC))、由由一個或一 個以上處理器執(zhí)行的程序指令，或由兩者的組合執(zhí)行。另外，本文描述的這些動作序列可視 為完全在任何形式的計算機(jī)可讀存儲媒體內(nèi)體現(xiàn)，所述計算機(jī)可讀存儲媒體中存儲有對應(yīng) 的計算機(jī)指令集，所述計算機(jī)指令集在執(zhí)行時將致使相關(guān)聯(lián)的處理器執(zhí)行本文描述的功能 性。因此，本發(fā)明的各個方面可以若干不同形式體現(xiàn)，所有形式均已預(yù)期在所主張的標(biāo)的物 的范圍內(nèi)。另外，對于本文描述的實施例中的每一者，對應(yīng)形式的任何此類實施例可在本文 中描述為(例如)“經(jīng)配置以執(zhí)行所描述的動作的邏輯”。圖1展示常規(guī)單一寬通道雙倍數(shù)據(jù)速率存儲器(DDR)架構(gòu)100的框圖。存儲器架 構(gòu)100可包含DDR控制器110、X位DDR存儲器裝置120、第二 X位DDR存儲器裝置130、地 址/控制(ADDR/CTRL)總線140，以及包括上部和下部總線的寬數(shù)據(jù)總線150。如本文所使用，術(shù)語X表示可經(jīng)由數(shù)據(jù)總線同時傳送的位的數(shù)目(即，其可也稱為總線寬度)。變量 “X”可表示任何數(shù)目的位，例如4、8、16、32或更高。本文使用術(shù)語“2X位”表示具有是窄總 線寬度的總線寬度的兩倍的總線寬度的示范性寬數(shù)據(jù)總線。然而，“2X”乘數(shù)不應(yīng)認(rèn)為是限 制性的，且本發(fā)明的各種實施例可利用其它乘數(shù)。此外，寬總線與窄總線的相應(yīng)寬度之間的 比率可不限于整數(shù)(即，寬總線可比窄總線大任何數(shù)目的位)。寬數(shù)據(jù)總線150可用于在DDR控制器110與X位存儲器裝置120、130中的每一者 之間傳送數(shù)據(jù)。寬數(shù)據(jù)總線150可使用2X單獨(dú)線DQ[2X-1:X]和DQ[X_1:0]傳送數(shù)據(jù)，且 可以并行方式這樣做。寬數(shù)據(jù)總線150還可具有專用線，其攜載數(shù)據(jù)選通信號(DQS)和數(shù) 據(jù)掩碼。DQS可用于俘獲所述數(shù)據(jù)。DM信號可用于指示有效數(shù)據(jù)字節(jié)。雖然這些信號的名 稱可依據(jù)正參考哪一 DDR規(guī)范而變化，但各種其它DDR規(guī)范中所使用的信號可基本上執(zhí)行 類似功能。為了適當(dāng)?shù)貙ぶ稾位DDR存儲器裝置120、130內(nèi)的存儲器，ADDR/CTRL總線140可 用于將來自DDR控制器110的尋址和/或控制信息提供到存儲器裝置120、130。通常，在單 一寫入操作期間，可通過在ADDR/CTRL總線140上供應(yīng)單一地址且在其后不久在數(shù)據(jù)總線 150上供應(yīng)多個數(shù)據(jù)字而將數(shù)據(jù)寫入到DDR裝置中。明確地說，ADDR/CTRL總線140可包含 用于攜載以下信號的專用線A[n:0]、BA[m:0]、/RAS、/CAS和/或/WE，其中“m”和“η”是 可取決于存儲器裝置規(guī)范的行和列地址值。如上文所提及，當(dāng)字的數(shù)目較低(即，在突發(fā)寫 入期間)時，單一寬通道DDR存儲器架構(gòu)100可不如使用雙通道DDR數(shù)據(jù)總線的系統(tǒng)有效， 將在下文的后續(xù)圖的闡釋中論述所述使用雙通道DDR數(shù)據(jù)總線的系統(tǒng)。DDR控制器110還可將若干其它時鐘和相關(guān)聯(lián)的控制信號提供到每一存儲器裝置 120、130。舉例來說，DDR控制器150可將差分時鐘信號CK和/CK提供到每一存儲器裝置。 如本文所界定，/CK時鐘信號可為CK時鐘信號的經(jīng)反相版本。DDR控制器110還可將第一 時鐘啟用(CKEO)和第一芯片選擇(CSO)提供到DDR存儲器裝置120，并將第二時鐘啟用信 號(CKEl)和第二芯片選擇信號(CSl)提供到DDR存儲器裝置130。差分時鐘信號可確定存 儲器在DDR控制器110與存儲器裝置120、130之間傳送的速度。芯片選擇信號可告知存儲 器裝置120、130何時經(jīng)由數(shù)據(jù)總線150接受數(shù)據(jù)/將數(shù)據(jù)提供到DDR控制器110。注意，在 此配置中，可不使用芯片選擇(CSl)和時鐘啟用(CKEl)。DDR控制器110還可耦合到一個或一個以上處理裝置(未圖示)，所述處理裝置又 經(jīng)由單獨(dú)的數(shù)據(jù)總線傳送數(shù)據(jù)。此類處理裝置可包含(但不限于)微處理器、微控制器、數(shù) 字信號處理器，且可進(jìn)一步包含其任何組合。單一寬通道(DDR)架構(gòu)100的應(yīng)用通?？砂銛y式裝置，例如移動接入終端、個 人數(shù)字助理、數(shù)字視頻/音樂播放器等。圖2展示常規(guī)雙窄通道DDR存儲器架構(gòu)200的框圖。存儲器架構(gòu)200可包含DDR 控制器210、X位DDR存儲器裝置220、第二 X位DDR存儲器裝置230、第一地址/控制(ADDR/ CTRL)總線240、第二地址/控制(ADDR/CTRL)總線245、第一窄數(shù)據(jù)總線250和第二數(shù)據(jù)總 線255。本文使用術(shù)語“X位”來表示具有窄總線寬度的數(shù)據(jù)總線。在DDR存儲器架構(gòu)200中，兩個窄數(shù)據(jù)總線250和255可用于在DDR控制器210 與X位存儲器裝置220和230中的每一者之間傳送數(shù)據(jù)。窄總線250可專用于向/從X位 DDR存儲器裝置230讀取/寫入數(shù)據(jù)，且窄總線255可專用于向/從X位DDR存儲器裝置
7220讀取/寫入數(shù)據(jù)。每一窄數(shù)據(jù)總線250、255可以并行方式使用X條單獨(dú)的線DQ[X-1 0] 傳送數(shù)據(jù)。每一窄數(shù)據(jù)總線250、255也可各自具有攜載數(shù)據(jù)選通信號(DQS)和數(shù)據(jù)掩碼的 專用線。當(dāng)數(shù)據(jù)總線250、255上的數(shù)據(jù)傳送具有低突發(fā)長度時(即，在突發(fā)讀取/寫入期 間)，雙窄通道DDR存儲器架構(gòu)200將比上文在圖1中描述的存儲器架構(gòu)100有效。為了適當(dāng)?shù)貙ぶ稾位DDR存儲器裝置220、230內(nèi)的存儲器，兩個單獨(dú)ADDR/CTRL 總線240、250可用于將來自DDR控制器210的尋址和/或控制信息提供到存儲器裝置220、 230。ADDR/CTRL總線240可專用于將控制信號提供到X位DDR存儲器裝置230，且ADDR/ CTRL總線245可專用于將控制信號提供到X位DDR存儲器裝置220。明確地說，ADDR/CTRL 總線240、245可各自包含用于攜載以下信號的專用線A[n:0]、BA[m:0]、/RAS、/CAS和/或 /WE。DDR控制器210還可將若干其它時鐘和相關(guān)聯(lián)的控制信號提供到每一存儲器裝置 220、230。舉例來說，DDR控制器210可將差分時鐘信號CK和/CK提供到每一存儲器裝置。 差分時鐘信號可確定存儲器在DDR控制器210與存儲器裝置220、230之間傳送的速度。DDR 控制器210還可將通道0時鐘啟用(CKE_CH0)和通道0芯片選擇(CS_CH0)提供到DDR存儲 器裝置220，并將第二時鐘啟用信號(CKE_CH1)和第二芯片選擇信號(CS_CH1)提供到DDR 存儲器裝置230。芯片選擇信號可告知存儲器裝置220、230何時經(jīng)由相應(yīng)的窄數(shù)據(jù)總線250 和255接受數(shù)據(jù)/將數(shù)據(jù)提供到DDR控制器210。DDR控制器210還可耦合到一個或一個以上處理裝置(未圖示)。因為雙倍數(shù)據(jù) 總線結(jié)構(gòu)200提供同時運(yùn)行用以傳送數(shù)據(jù)的單獨(dú)過程的更多機(jī)會，所以DDR存儲器架構(gòu)200 在DDR控制器210服務(wù)于一個以上處理器時更有效。然而，雙窄通道DDR存儲器架構(gòu)200的一個缺點(diǎn)在于，ADDR/CTRL總線的復(fù)制所需 的額外電路復(fù)雜性。舉例來說，當(dāng)X = 16位且2X = 32位時，存儲器架構(gòu)200的引腳數(shù)比 單通道存儲器架構(gòu)100的引腳數(shù)增加近似30%。增加的引腳數(shù)產(chǎn)生與典型單通道設(shè)計的不 兼容性并增加設(shè)計和實施的成本。圖3展示與本發(fā)明實施例一致的雙窄通道DDR存儲器架構(gòu)300的框圖。存儲器架 構(gòu)300可包含DDR控制器310、第一 X位DDR存儲器裝置320、第二 X位DDR存儲器裝置330、 共享的地址/控制(ADDR/CTRL)總線340、第一窄數(shù)據(jù)總線350和第二窄數(shù)據(jù)總線355。利用DDR存儲器架構(gòu)300，兩個窄數(shù)據(jù)總線350和355可用于在DDR控制器310與 X位存儲器裝置320和330中的每一者之間傳送數(shù)據(jù)。窄總線350可專用于向/從X位DDR 存儲器裝置330讀取/寫入數(shù)據(jù)，且窄總線355可專用于向/從X位DDR存儲器裝置320讀 取/寫入數(shù)據(jù)。每一窄數(shù)據(jù)總線350、355可以并行方式使用X條單獨(dú)的線DQ[X-1:0]傳送 數(shù)據(jù)。每一窄數(shù)據(jù)總線350、355也可各自具有攜載數(shù)據(jù)選通信號(DQS)和數(shù)據(jù)掩碼的專用 線。在本發(fā)明的各種實施例中，兩個窄數(shù)據(jù)總線350和355可使用單一寬總線來實施。舉 例來說，可通過分割32位數(shù)據(jù)總線而實現(xiàn)兩個16位總線。為了適當(dāng)?shù)貙位DDR存儲器裝置320、330內(nèi)的存儲器進(jìn)行尋址，共享的ADDR/ CTRL總線340可用于將來自DDR控制器310的尋址和/或控制信息提供到存儲器裝置320、 330。明確地說，ADDR/CTRL總線340可以是地址總線和/或控制總線。當(dāng)正利用地址和 控制總線兩者時，所述總線可為單獨(dú)的或其可為組合的。實施例可包含具有單獨(dú)控制總線和共享地址總線的架構(gòu)，以及其中控制總線和地址總線兩者均為共享的架構(gòu)。因為共享的 ADDR/CTRL總線在存儲器裝置320、330之間共享，所以其可根據(jù)交替的時鐘循環(huán)而更新每 一存儲器裝置中的尋址信息。所述地址總線可包含用于攜載以下尋址信號和庫尋址信號的 專用線Α[η:0]和BA[m:0]。在各種實施例中，地址總線可具有16位的組合總線寬度?？?制總線可包含以下控制信號/RAS、/CAS和/或/WE。雙窄通道DDR存儲器架構(gòu)300在到存儲器裝置320、330的突發(fā)存取讀取和寫入期 間共享常規(guī)雙窄通道DDR存儲器架構(gòu)200的效率優(yōu)點(diǎn)。然而，因為DDR存儲器架構(gòu)300僅 具有一個共享的ADDR/CTRL總線340，所以可減小接口引腳數(shù)，其導(dǎo)致減少板上的路由以及 因此減小復(fù)雜性。DDR控制器310還將若干時鐘信號提供到每一存儲器裝置320、330，但以與常規(guī) DDR架構(gòu)200不同的方式進(jìn)行此操作。雖然DDR控制器310將差分時鐘信號CK和/CK提供 到每一存儲器裝置，但其在兩個存儲器裝置320與330之間顛倒時鐘信號的極性。舉例來 說，如圖3所示，DDR控制器310針對DDR存儲器裝置320將CK信號提供到CK輸入，且將/ CK信號提供到/CK輸入。然而，針對DDR存儲器330顛倒此布置。DDR控制器310將CK信 號提供到DDR存儲器330處的/CK輸入，且將/CK時鐘信號提供到DDR存儲器330處的CK 輸入。此布置準(zhǔn)許在DDR控制器310與存儲器裝置320、330之間進(jìn)行交替的數(shù)據(jù)傳送，其 發(fā)生在時鐘信號CK的上升和下降沿兩者上。本發(fā)明的各種其它實施例不限于使用CK和/ CK的差分信號。時鐘信號CK和/CK具有相反的極性，因此可以交替方式讀取存儲器裝置。 因此，可使用任何常規(guī)技術(shù)相應(yīng)地產(chǎn)生時鐘信號CK和/CK。舉例來說，可以任何常規(guī)方式產(chǎn) 生時鐘信號CK，且可通過驅(qū)使時鐘信號CK穿過反相器以顛倒其極性來提供時鐘信號/CK。DDR控制器310還可將第一時鐘啟用(CKE_CH0)和第一芯片選擇(CS_CH0)提供到 DDR存儲器裝置320，并將第二時鐘啟用信號(CKE_CH1)和第二芯片選擇信號(CS_CH1)提 供到DDR存儲器裝置330。與之前一樣，差分時鐘信號可確定存儲器在DDR控制器360與存 儲器裝置320、330之間傳送的速度。芯片選擇信號可告知存儲器裝置320、330何時經(jīng)由第 一數(shù)據(jù)總線350和第二數(shù)據(jù)總線355接受數(shù)據(jù)/將數(shù)據(jù)提供到DDR控制器310。在圖3所 示的實施例中，DDR控制器310的實施方案可不同于常規(guī)設(shè)計(單通道設(shè)計)，因為正利用 兩個DDR數(shù)據(jù)通道?？刹扇∮糜谛薷某Ｒ?guī)DDR控制器的各種方法。下文在圖5A-5B中呈現(xiàn) DDR控制器的兩個示范性實施方案。通過在兩個數(shù)據(jù)通道上使用共享的ADDR/CTRL總線340和共享的尋址信號，DDR控 制器310可與常規(guī)雙通道DDR控制器210 —樣具有有效突發(fā)存取操作的優(yōu)點(diǎn)。然而，共享 的ADDR/CTRL總線合并用于將DDR控制器介接到存儲器裝置的引腳的數(shù)目。此方法可避免 需要添加額外引腳且保持與現(xiàn)有的單一數(shù)據(jù)通道硬件的向后兼容性。因此，架構(gòu)300的使 用對于在移動接入終端和具有存取低功率隨機(jī)存取存儲器(RAM)的內(nèi)嵌式處理器/控制器 的其它便攜式裝置中使用是有利的。圖4展示與圖1-3中所說明的存儲器控制器相關(guān)聯(lián)的時序圖。時序圖410展示針 對圖ι所示的傳統(tǒng)單通道存儲器控制器架構(gòu)100的CK、/CK和ADDR/CTRL信號。如時序圖 中所示，可將tiH界定為地址和控制輸入保持時間，可將tiS界定為地址和控制輸入設(shè)置 時間，且可將TIPW界定為地址和控制輸入脈沖寬度。此處，在上升時鐘變換處經(jīng)由寬數(shù)據(jù) 總線150傳送數(shù)據(jù)。時序圖420和430對應(yīng)于DDR架構(gòu)300。時序圖420描繪DDR控制器
9310與DDR存儲器裝置320之間經(jīng)由窄數(shù)據(jù)總線355的傳送。在時鐘信號CK的上升變換期 間，共享的ADDR/CTRL總線340提供尋址信息/控制信息，從而允許發(fā)生讀取/寫入操作。 時序圖430展示DDR控制器310與DDR存儲器裝置330之間經(jīng)由窄數(shù)據(jù)總線350的傳送。 此在時鐘信號/CK的上升沿(其為時鐘信號CK的下降沿)發(fā)生。此時，共享的ADDR/CTRL 總線340提供尋址/控制以用于發(fā)生數(shù)據(jù)傳送。因為ADDR/CTRL總線340的操作在時序圖 430中不重疊，所以ADDR/CTRL總線340操作對于在第一和第二數(shù)據(jù)總線350和355之間傳 送數(shù)據(jù)時不干擾。如果經(jīng)由第一和第二數(shù)據(jù)總線350、355的數(shù)據(jù)傳送之間的此時序變得緊密，那么 可降低時鐘頻率CK以減少共享的ADDR/CTRL總線340上的任何潛在干擾。這將提供減少 裝置中的功率消耗的額外益處。圖5描繪與本發(fā)明的各種實施例一致的DDR控制器310A、310B的兩個示范性實施 方案。在圖5A中，DDR控制器310A可利用兩個處理器側(cè)總線將業(yè)務(wù)路由到兩個16位存儲 器接口總線上。注意，在此實施例中，兩個16位總線可實施為單一 32位總線540以維持向
后兼容性。明確地說，在此實施例中，DDR控制器310A可包含兩個高級可擴(kuò)展接口(AXI)存儲 器控制器520A、520B、16/32位控制器525、16位控制器530和DDR I/O邏輯接口 535。兩個 AXI總線510A、510B可分別從AXI存儲器控制器520A、520B發(fā)送和接收數(shù)據(jù)。在每一 AXI 存儲器控制器內(nèi)，數(shù)據(jù)可經(jīng)緩沖并優(yōu)化以用于后續(xù)處理。來自AXI總線510A的數(shù)據(jù)由AXI 存儲器控制器520A緩沖并優(yōu)化，且接著傳遞到16/32位存儲器控制器525。來自AXI總線 510B的數(shù)據(jù)由AXI存儲器控制器520B緩沖并優(yōu)化，且接著傳遞到16位控制器530。AXI存儲器控制器520A、520B可包含低/高優(yōu)先權(quán)隊列(LPQ、HPQ)。HPQ可用于 AXI存儲器控制器520A、520B中以服務(wù)于具有較低等待時間要求的主裝置?？山?jīng)由LPQ來 服務(wù)所有其它主裝置。WbufTer可為寫入緩沖器，其既定俘獲寫入交易以釋放AXI總線而用 于其它待決交易。AXI存儲器控制器520A、520B中的優(yōu)化器可對來自AXI總線的交易重新 排序以改進(jìn)性能。來自16/32位控制器525和16位控制器530的數(shù)據(jù)字可由DDR I/O邏輯接口 535 格式化以在32位DDR總線540上提供二通道16位數(shù)據(jù)總線傳送。圖5A所示的實施例可 具有作為可減少接口引腳數(shù)的雙通道存儲器接口的相對簡單的實施方案的特征。為了保持與現(xiàn)有單一數(shù)據(jù)通道硬件的向后兼容性，DDR控制器310A可能夠具有使 用單一寬總線(例如，32位)作為存儲器接口的替代操作模式。此模式在本文中稱為“傳 統(tǒng)模式”。DDR控制器310A的所述模式可由處理器(未圖示)在初始化期間配置。在初始 化期間，處理器可使用配置總線545配置DDR控制器310A。配置總線545可與AXI存儲器 控制器520A、DDR I/O邏輯接口 535、16/32位控制器525以及16位控制器530介接以提供 軟件控制的配置信號。當(dāng)在傳統(tǒng)模式中操作時，停用16位控制器530，且僅16/32位控制器 525保持在32位模式中操作。在傳統(tǒng)模式中，僅AXI總線510A和AXI存儲器控制器520A 操作，且可關(guān)閉AXI總線510B和AXI存儲器控制器520B。在圖5B中，DDR控制器310B可使用單一處理器側(cè)總線將業(yè)務(wù)路由到兩個16位存 儲器接口總線上。此處，DDR控制器310B可包含一個高級可擴(kuò)展接口(AXI)存儲器控制器 522、16/32位控制器525、16位控制器530和DDR I/O邏輯接口 535。單一 AXI總線515可從AXI存儲器控制器522發(fā)送和接收數(shù)據(jù)。由AXI存儲器控制器525處理的數(shù)據(jù)可被分割 到兩個通道中并轉(zhuǎn)發(fā)到16/32位控制器525和16位控制器530?？刂破?25和530將兩個 通道的數(shù)據(jù)轉(zhuǎn)發(fā)到DDR I/O邏輯接口上。來自16/32位控制器525和16位控制器530的 數(shù)據(jù)字可由DDR I/O邏輯接口 535格式化以經(jīng)由32位DDR總線540提供二通道16位數(shù)據(jù) 總線傳送。在AXI存儲器控制器522內(nèi)，數(shù)據(jù)可由雙通道路由器/緩沖器以及兩個優(yōu)化器 路由、緩沖并優(yōu)化，以便處置經(jīng)由兩個通道路由數(shù)據(jù)業(yè)務(wù)的復(fù)雜性。AXI存儲器控制器522可包含雙通道路由器和低/高優(yōu)先權(quán)隊列(LPQ、HPQ)。雙 通道路由器可用于雙通道方案的單一總線實施方案以將業(yè)務(wù)從一個通道路由到兩個通道。 HPQ可用于AXI存儲器控制器522中以服務(wù)于具有較低等待時間要求的主裝置?？山?jīng)由LPQ 來服務(wù)所有其它主裝置。WbufTer可為寫入緩沖器，其既定俘獲寫入交易以釋放AXI總線而 用于其它待決交易。AXI存儲器控制器522可包含兩個優(yōu)化器以用于對來自AXI總線的交 易重新排序以改進(jìn)性能。AXI存儲器控制器525可利用是單一管線式總線系統(tǒng)的協(xié)議。使 用單一管線總線可服務(wù)于16/32位控制器525和16位控制器530兩者，如同其正被兩個單 獨(dú)總線介接。如上文針對圖5A所示的實施例所描述，DDR控制器310B也可在傳統(tǒng)模式中操作以 保持與現(xiàn)有單一數(shù)據(jù)通道硬件的向后兼容性。DDR控制器310B可使用單一寬總線(例如， 32位)作為存儲器接口在替代模式中操作。如上文，可由處理器(未圖示)在初始化期間 使用配置總線545配置DDR控制器310B的所述模式。配置總線545可與AXI存儲器控制 器522、DDR I/O邏輯接口 535、16/32位控制器525以及16位控制器530介接以提供軟件 控制的配置信號。當(dāng)在傳統(tǒng)模式中操作時，停用16位控制器530，且僅16/32位控制器525 保持在32位模式中操作。圖6描繪利用NAND快閃存儲器的與本發(fā)明實施例一致的雙窄通道NAND存儲器架 構(gòu)600的框圖。存儲器架構(gòu)600可包含NAND快閃控制器610、第一 X位NAND存儲器裝置 620、第二 X位NAND存儲器裝置630、共享的控制(CTRL)總線640、第一地址/數(shù)據(jù)總線650 和第二數(shù)據(jù)總線355。在NAND存儲器架構(gòu)600的情況下，兩個地址/數(shù)據(jù)總線650和655可用于在NAND 控制器610與X位NAND存儲器裝置620和630中的每一者之間傳送數(shù)據(jù)和尋址信息兩者。 在此實施例中，使用相同組的DQ總線線路對尋址信息和數(shù)據(jù)進(jìn)行多路復(fù)用。第一總線650 可專用于尋址數(shù)據(jù)以及向/從X位NAND存儲器裝置630讀取/寫入數(shù)據(jù)兩者，且第二總線 655可專用于尋址數(shù)據(jù)以及向/從X位NAND存儲器裝置620讀取/寫入數(shù)據(jù)兩者。每一窄數(shù)據(jù)總線650、655可用于通過時間多路復(fù)用而使用X條單獨(dú)的線 DQ[X-1:0]傳送尋址信息和數(shù)據(jù)兩者。在對存儲器的寫入操作期間，NAND快閃存儲器控制 器610可將地址和數(shù)據(jù)位多路復(fù)用，隨后經(jīng)由地址/數(shù)據(jù)總線650、655進(jìn)行傳送。尋址和 數(shù)據(jù)位可接著在X位NAND存儲器620、630處多路分用。在從存儲器的讀取操作期間，此過 程是類似的；然而，數(shù)據(jù)流可能顛倒。用于執(zhí)行多路復(fù)用/多路分用操作的電路(未圖示) 可并入到NAND存儲器控制器和X位NAND存儲器裝置620、630中。在另一實施例中，可在 NAND存儲器控制器610和/或X位NAND快閃存儲器裝置620、630外部實現(xiàn)多路復(fù)用/多 路分用電路。窄數(shù)據(jù)總線650、655還可各自具有攜載單獨(dú)數(shù)據(jù)選通信號的專用線?？偩€ 655可利用數(shù)據(jù)選通信號DQS0，且總線650可使用數(shù)據(jù)選通信號DQS1。在本發(fā)明的各種實施例中，兩個窄數(shù)據(jù)總線650和655可使用單一寬總線來實施。舉例來說，可通過分割一 32 位數(shù)據(jù)總線來實現(xiàn)兩個16位總線。在此實施例中，尋址可在單數(shù)據(jù)速率(SDR)下操作，而 數(shù)據(jù)傳送可為雙倍數(shù)據(jù)速率(DDR)。為了適當(dāng)?shù)貙ぶ稾位NAND存儲器裝置620、630內(nèi)的存儲器，共享的CTRL總線640 可用于將來自NAND控制器610的控制信息提供到NAND存儲器裝置620、630。經(jīng)由總線傳 送的控制信號可包含CLE、ALE、WE_N、RE_N，其也類似于SDR尋址，因此上文針對DDR存儲器 裝置而描述的雙通道概念可適用于NAND型存儲器裝置。地址總線可與數(shù)據(jù)總線共享用于攜載以下尋址信號和庫尋址信號的線A[n:0] 和BA[m:0]。控制總線可包含以下控制信號/RAS、/CAS和/或/TO。NAND存儲器控制器610還將若干時鐘信號提供到每一存儲器裝置620、630。NAND 控制器610提供單一時鐘信號CK，可將單一時鐘信號CK直接提供到X位NAND存儲器裝置 620。CK信號可經(jīng)反相以產(chǎn)生/CK信號，可將/CK信號提供到X位NAND存儲器裝置630。此 布置準(zhǔn)許NAND存儲器控制器610與NAND存儲器裝置620、630之間的交替的數(shù)據(jù)傳送，其 發(fā)生于時鐘信號CK的上升和下降沿兩者上。本發(fā)明的各種其它實施例不限于使用CK和/ CK的差分信號。時鐘信號CK和/CK具有相反的極性，因此可以交替方式讀取存儲器裝置。 因此，可使用任何常規(guī)技術(shù)相應(yīng)地產(chǎn)生時鐘信號CK和/CK。NAND控制器610還可將第一芯片選擇(CS_CH0)提供到NAND存儲器裝置620，并將 第二芯片選擇信號(CS_CH1)提供到NAND存儲器裝置630。芯片選擇信號可告知存儲器裝 置620、630何時經(jīng)由第一數(shù)據(jù)總線650和第二數(shù)據(jù)總線655接受數(shù)據(jù)/將數(shù)據(jù)提供到NAND 控制器610。所屬領(lǐng)域的技術(shù)人員將了解，可使用多種不同的技術(shù)和技藝中的任一者來表示信 息和信號。舉例來說，以上整個描述內(nèi)容中可能參考的數(shù)據(jù)、指令、命令、信息、信號、位、符 號和碼片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學(xué)粒子，或其任何組合來表
7J\ ο因此，本發(fā)明不限于所說明的實例，且任何用于執(zhí)行本文描述的功能性的裝置均 包含在本發(fā)明的實施例中。雖然以上揭示內(nèi)容展示本發(fā)明的說明性實施例，但應(yīng)注意，可在不脫離所附權(quán)利 要求書所界定的本發(fā)明的范圍的情況下在本文中作出各種改變和修改。根據(jù)本文描述的本 發(fā)明的實施例的方法項的功能、步驟和/或動作不需要以任何特定次序執(zhí)行。此外，盡管可 能以單數(shù)形式描述或主張本發(fā)明的元件，但除非明確陳述限于單數(shù)形式，否則也預(yù)期復(fù)數(shù) 形式。
權(quán)利要求
一種存儲器架構(gòu)，其包括存儲器控制器；第一存儲器裝置，其通過共享的地址總線和第一時鐘信號而耦合到所述存儲器控制器；以及第二存儲器裝置，其通過所述共享的地址總線和第二時鐘信號而耦合到所述存儲器控制器，其中所述第二時鐘信號的極性與所述第一時鐘信號的極性相反。
2.根據(jù)權(quán)利要求1所述的存儲器架構(gòu)，其進(jìn)一步包括第一窄總線，其用于在所述第一存儲器裝置與所述存儲器控制器之間傳送數(shù)據(jù)；以及第二窄總線，其用于在所述第二存儲器裝置與所述存儲器控制器之間傳送數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的存儲器架構(gòu)，其中所述第一窄總線和所述第二窄總線可在單 一寬數(shù)據(jù)總線上實施。
4.根據(jù)權(quán)利要求1所述的存儲器控制器，其中所述存儲器控制器能夠經(jīng)配置以在單一 寬總線上操作以保持向后兼容性。
5.根據(jù)權(quán)利要求1所述的存儲器架構(gòu)，其中所述存儲器控制器使用差分信令直接提供 所述第一時鐘信號和所述第二時鐘信號。
6.根據(jù)權(quán)利要求5所述的存儲器架構(gòu)，其中所述存儲器控制器將所述第一和第二時鐘 信號兩者提供到所述第一和第二存儲器裝置兩者，且其中所述第二存儲器裝置的所述第一 和第二時鐘信號的輸入與所述第一和第二時鐘信號被施加到的所述第一存儲器裝置的輸 入相反。
7.根據(jù)權(quán)利要求1所述的存儲器架構(gòu)，其中所述存儲器控制器將所述第一時鐘信號提 供到所述第一存儲器裝置和反相器，其中所述反相器提供所述第二時鐘信號。
8.根據(jù)權(quán)利要求1所述的存儲器架構(gòu)，其進(jìn)一步包括共享的控制總線，其耦合到所述第一和第二存儲器裝置。
9.根據(jù)權(quán)利要求8所述的存儲器架構(gòu)，其中所述共享的控制總線與所述共享的地址總 線被組合。
10.根據(jù)權(quán)利要求8所述的存儲器架構(gòu)，其中所述共享的地址總線和所述共享的控制 總線中的至少一者合并將所述存儲器控制器介接到所述第一和第二存儲器裝置所需數(shù)目 的引腳。
11.根據(jù)權(quán)利要求1所述的存儲器架構(gòu)，其中所述存儲器裝置是DDR存儲器裝置或低功 率DDR(LPDDR)裝置中的一者。
12.根據(jù)權(quán)利要求11所述的存儲器架構(gòu)，其中所述第一和第二存儲器裝置包括16位裝 置，所述第一窄總線包括16位總線寬度且所述第二窄總線包括16位總線寬度，且所述地址 總線包括16位總線。
13.一種用于執(zhí)行數(shù)據(jù)交易的方法，其包括經(jīng)由共享的地址總線將尋址信號提供到第一存儲器裝置和第二存儲器裝置；將極性相反的時鐘信號提供到所述存儲器裝置，其中從共同時鐘信號導(dǎo)出所述時鐘信 號；以及基于所述時鐘信號以交替方式經(jīng)由單獨(dú)的窄數(shù)據(jù)總線將數(shù)據(jù)傳送到所述存儲器裝置。
14.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括將第一時鐘信號提供到所述第一存儲器裝置且將第二時鐘信號提供到所述第二存儲 器裝置，其中所述第二時鐘信號的極性與所述第一時鐘信號的極性相反。
15.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包括使用差分信令提供所述第一時鐘信號和所述第二時鐘信號。
16.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括將所述第一和第二時鐘信號兩者提供到所述第一和第二存儲器裝置兩者，且其中所述 第二存儲器裝置的所述第一和第二時鐘信號的輸入與所述第一和第二時鐘信號被施加到 的所述第一存儲器裝置的輸入相反。
17.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括將所述第一時鐘信號提供到所述第一存儲器裝置和反相器，且其中所述反相器提供所 述第二時鐘信號。
18.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括經(jīng)由共享的控制總線將控制信號提供到所述第一和第二存儲器裝置。
19.根據(jù)權(quán)利要求18所述的方法，其中所述地址總線和控制總線為組合的總線。
20.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括合并將所述存儲器控制器介接到所述第一和第二存儲器裝置所需數(shù)目的引腳。
21.—種DDR存儲器架構(gòu)，其包括用于經(jīng)由共享的地址總線將尋址信號提供到第一存儲器裝置和第二存儲器裝置的裝置；用于將極性相反的時鐘信號提供到所述存儲器裝置的裝置，其中所述時鐘信號是從共 同時鐘信號導(dǎo)出的；以及用于基于所述時鐘信號以交替方式經(jīng)由單獨(dú)的窄數(shù)據(jù)總線將數(shù)據(jù)傳送到所述存儲器 裝置的裝置。
22.根據(jù)權(quán)利要求21所述的DDR存儲器架構(gòu)，其進(jìn)一步包括用于將第一時鐘信號提供到所述第一存儲器裝置且將第二時鐘信號提供到所述第二 存儲器裝置的裝置，其中所述第二時鐘信號的極性與所述第一時鐘信號的極性相反。
23.根據(jù)權(quán)利要求22所述的DDR存儲器架構(gòu)，其進(jìn)一步包括用于使用差分信令提供所述第一時鐘信號和所述第二時鐘信號的裝置。
24.根據(jù)權(quán)利要求21所述的DDR存儲器架構(gòu)，其進(jìn)一步包括用于將所述第一和第二時鐘信號兩者提供到所述第一和第二存儲器裝置兩者的裝置， 此外，其中所述第二存儲器裝置的所述第一和第二時鐘信號的輸入與所述第一和第二時鐘 信號被施加到的所述第一存儲器裝置的輸入相反。
25.根據(jù)權(quán)利要求21所述的DDR存儲器架構(gòu)，其進(jìn)一步包括用于將所述第一時鐘信號提供到所述第一存儲器裝置和反相器的裝置，此外，其中所 述經(jīng)反相的第一時鐘信號產(chǎn)生所述第二時鐘信號。
26.一種存儲器架構(gòu)，其包括 存儲器控制器；第一存儲器裝置，其通過共享的控制總線和第一時鐘信號而耦合到所述存儲器控制 器；以及第二存儲器裝置，其通過所述共享的控制總線和第二時鐘信號而耦合到所述存儲器控 制器，其中所述第二時鐘信號的極性與所述第一時鐘信號的極性相反。
27.根據(jù)權(quán)利要求26所述的存儲器架構(gòu)，其進(jìn)一步包括第一窄總線，其用于在所述第一存儲器裝置與所述存儲器控制器之間傳送數(shù)據(jù)；以及第二窄總線，其用于在所述第二存儲器裝置所述存儲器控制器之間傳送數(shù)據(jù)。
28.根據(jù)權(quán)利要求27所述的存儲器架構(gòu)，其中地址信息在所述第一窄數(shù)據(jù)總線和所述 第二窄數(shù)據(jù)總線上被多路復(fù)用。
29.根據(jù)權(quán)利要求26所述的存儲器控制器，其中所述存儲器控制器能夠經(jīng)配置以在單 一寬總線上操作以保持向后兼容性。
30.根據(jù)權(quán)利要求26所述的存儲器架構(gòu)，其中所述存儲器控制器將所述第一時鐘信號 提供到所述第一存儲器裝置和反相器，其中所述反相器提供被提供到所述第二存儲器裝置 的所述第二時鐘信號。
31.根據(jù)權(quán)利要求26所述的存儲器架構(gòu)，其中所述存儲器控制器包括NAND快閃存儲器 控制器，且所述第一和第二存儲器裝置各自包括NAND快閃存儲器裝置。
全文摘要
本發(fā)明呈現(xiàn)用于具有減少的接口引腳需要的雙通道存儲器架構(gòu)的設(shè)備和方法。一個存儲器架構(gòu)包含存儲器控制器；第一存儲器裝置，其通過共享的地址總線和第一時鐘信號而耦合到所述存儲器控制器；以及第二存儲器裝置，其通過所述共享的地址總線和第二時鐘信號而耦合到所述存儲器控制器，其中所述第二時鐘信號的極性與所述第一時鐘信號相反。本發(fā)明呈現(xiàn)一種執(zhí)行數(shù)據(jù)交易的方法。所述方法包含經(jīng)由共享的地址總線將尋址信號提供到第一存儲器裝置和第二存儲器裝置；將極性相反的時鐘信號提供到所述存儲器裝置，其中從共同時鐘信號導(dǎo)出所述時鐘信號；以及基于所述時鐘信號以交替方式經(jīng)由單獨(dú)的窄數(shù)據(jù)總線將數(shù)據(jù)傳送到所述存儲器裝置。
文檔編號G06F13/42GK101960436SQ200980106776
公開日2011年1月26日 申請日期2009年2月4日 優(yōu)先權(quán)日2008年2月29日
發(fā)明者拉古·桑庫拉特里, 毛健 申請人:高通股份有限公司