專利名稱：一種多中央處理單元cpu心跳檢測系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及中央處理單元(CPU)狀態(tài)檢測技術(shù)，特別是涉及一種多CPU心跳檢測 系統(tǒng)及方法。
背景技術(shù)：
目前，多CPU系統(tǒng)越來越多地應(yīng)用在電子產(chǎn)品設(shè)計(jì)中。為了維持多CPU系統(tǒng)正常 的工作狀態(tài)，系統(tǒng)中的每個CPU都需要及時準(zhǔn)確地獲取其他各個CPU的工作狀態(tài)，同時，每 個CPU也需將本身的工作狀態(tài)及時準(zhǔn)確地反饋給其他各個CPU。如果某個CPU出現(xiàn)故障，而 其他CPU沒有及時獲取到該CPU的故障信息，也就不能及時對故障進(jìn)行相應(yīng)的處理，從而可 能會造成故障擴(kuò)大，甚至?xí)?dǎo)致整個系統(tǒng)崩潰。一般，將各個CPU之間的這種工作狀態(tài)的傳 遞稱為心跳，如果心跳存在，則說明多CPU系統(tǒng)中的每個CPU都處于正常的工作狀態(tài)，也即 多CPU系統(tǒng)工作正常，否則，說明多CPU系統(tǒng)中的某個或多個CPU出現(xiàn)故障，也即多CPU系 統(tǒng)工作異常。因此，為了維持多CPU系統(tǒng)正常的工作狀態(tài)，需要定時對心跳進(jìn)行檢測?，F(xiàn)在的大多數(shù)設(shè)計(jì)都是采用硬件接口來實(shí)現(xiàn)對心跳的檢測的，在采用硬件接口對 心跳進(jìn)行檢測時，需要在硬件接口的協(xié)議層面定義特定的用來代表心跳的報(bào)文來傳遞心跳 的，各個CPU在一定的時間間隔內(nèi)對所述報(bào)文進(jìn)行接收，當(dāng)系統(tǒng)中的每個CPU都接收到該報(bào) 文時，說明多CPU系統(tǒng)處于正常的工作狀態(tài)；否則，說明多CPU系統(tǒng)中的某個CPU出現(xiàn)了故 障。從上述分析可以看出，現(xiàn)有采用硬件接口來檢測心跳其實(shí)就是通過相應(yīng)的硬件接 口來傳遞心跳的，一般硬件接口之間是點(diǎn)對點(diǎn)的關(guān)系，需要通過增加額外的硬件接口轉(zhuǎn)換 器來實(shí)現(xiàn)心跳的傳遞，也就增加了額外的成本和硬件設(shè)計(jì)工作量。此外，由于代表心跳的報(bào)文是在硬件接口的協(xié)議層面額外增加的，因此，各個CPU 在接收到該報(bào)文后，還需要增加特定的軟件判斷環(huán)節(jié)來識別該報(bào)文，從而完成對心跳的檢 測，也就增加了軟件設(shè)計(jì)的工作量。最后，特定的硬件接口一般為下一代周邊元件擴(kuò)展接口(PCIE)或以太網(wǎng)接口，這 兩種硬件接口在中高端CPU系統(tǒng)中是存在的，但是在一些低端的CPU系統(tǒng)中可能是不存在 的，也就使得現(xiàn)有的心跳檢測方法具有一定的局限性。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種多CPU心跳檢測系統(tǒng)，不僅能夠?qū)崿F(xiàn) 對多CPU系統(tǒng)進(jìn)行心跳檢測，而且能夠降低硬件成本和軟件工作量，具有很強(qiáng)的通用性。本發(fā)明的另一個目的在于提供一種多CPU心跳檢測方法，不僅能夠?qū)崿F(xiàn)對多CPU 系統(tǒng)進(jìn)行心跳檢測，而且能夠降低硬件成本和軟件工作量，具有很強(qiáng)的通用性。為了達(dá)到上述目的，本發(fā)明提出的技術(shù)方案為一種多CPU心跳檢測系統(tǒng)，該系統(tǒng)包括一個以上的CPU和可編程邏輯器件(PLD)， 其中，
所述一個以上的CPU，用于將作為心跳的脈沖信號發(fā)送給PLD ；所述PLD，用于接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號 檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，將所有 高低電平信號進(jìn)行邏輯或(OR)或者與(AND)操作后，再將所述邏輯OR或者AND操作后的 結(jié)果發(fā)送給每一個CPU。所述PLD包括脈沖檢測電路，用于接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖 信號檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號；邏輯OR單元，用于將所有高低電平信號進(jìn)行邏輯OR或者AND操作后，再將所述邏 輯OR或者AND操作后的結(jié)果發(fā)送給每一個CPU。所述PLD還包括寄存器，用于接收并保存所述脈沖檢測電路檢測得到的代表每一個CPU的工作狀 態(tài)的高低電平信號；所述CPU進(jìn)一步用于獲取所述寄存器中保存的所有的高低電平信號。所述脈沖信號是通過CPU的GPIO管腳發(fā)送給PLD的。所述邏輯OR或者AND操作后的結(jié)果是通過CPU的INT管腳發(fā)送給CPU的。一種多CPU心跳檢測方法，基于包括一個以上的CPU和可編程邏輯器件PLD的多 CPU心跳檢測方法，當(dāng)對所述系統(tǒng)進(jìn)行心跳檢測時，該方法包括系統(tǒng)中的每一個CPU將作為心跳的脈沖信號發(fā)送給PLD ；PLD接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號檢測所述 每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，將所有高低電平 信號進(jìn)行邏輯OR或者AND操作后，再將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每一個 CPU。所述PLD包括脈沖檢測電路和邏輯OR或者AND單元，則所述每一個CPU將作為心 跳的脈沖信號發(fā)送給PLD之后該方法具體包括所述脈沖檢測電路接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖 信號檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的的工作狀態(tài)的高低電平信號， 并將所述得到的所有高低電平信號發(fā)送到所述邏輯OR或者AND單元中；所述邏輯OR或者AND單元接收所述所有高低電平信號，對接收到的所有高低電 平信號進(jìn)行邏輯OR或者AND操作，并將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每一個 CPU。所述PLD還包括寄存器，所述得到代表每一個CPU的工作狀態(tài)的高低電平信號之 后該方法還包括所述脈沖檢測電路將所述得到的代表每一個CPU的工作狀態(tài)的高低電平 信號發(fā)送到所述寄存器，所述寄存器接收并保存所述高低電平信號；所述將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每一個CPU之后該方法進(jìn)一步 包括所述每一個CPU讀取所述寄存器中保存的所有的高低電平信號。所述脈沖信號是通過CPU的GPIO管腳發(fā)送給PLD的。所述邏輯OR或者AND操作后的結(jié)果是通過CPU的INT管腳發(fā)送給CPU的。綜上所述，本發(fā)明提出的多CPU心跳檢測系統(tǒng)及方法具有以下優(yōu)點(diǎn)
首先，通過多CPU系統(tǒng)中固有的PLD來實(shí)現(xiàn)對心跳進(jìn)行檢測，不僅降低了成本，而 且使得系統(tǒng)具有很強(qiáng)的擴(kuò)展性；其次，由于是通過PLD來進(jìn)行心跳檢測，從而使得CPU只需產(chǎn)生各自的心跳即可， 也就降低了軟件工作量；再次，由于本發(fā)明中采用的設(shè)備總線(Device Bus)以及通用輸入輸出接口 (GPIO)是多CPU系統(tǒng)中普遍具有的外部接口，因此具有很強(qiáng)的通用性。


圖1為本發(fā)明多CPU心跳檢測系統(tǒng)的結(jié)構(gòu)示意圖。圖2為本實(shí)施例所采用的PLD的結(jié)構(gòu)示意圖。圖3為本實(shí)施例所采用的脈沖檢測電路的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種新的對多CPU系統(tǒng)進(jìn)行心跳 檢測的方法，即通過多CPU系統(tǒng)中固有的PLD以及外部接口 Device Bus和GPIO來實(shí)現(xiàn)對 多CPU系統(tǒng)進(jìn)行心跳檢測的。采用本方法在進(jìn)行心跳檢測時，系統(tǒng)中的每個CPU只需將代 表各自心跳的脈沖信號通過GPIO發(fā)送給PLD，由PLD來完成對脈沖信號也即心跳的檢測，并 進(jìn)一步地通過Device Bus獲取出現(xiàn)故障的CPU。因此，該方法不僅能完成對心跳的檢測，而 且還降低了硬件成本和軟件設(shè)計(jì)工作量?；谏鲜鼋榻B，本發(fā)明所述方案的具體實(shí)現(xiàn)包括一個以上的CPU，用于將作為心跳的脈沖信號發(fā)送給PLD ；所述PLD，用于接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號 檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，將所有 高低電平信號進(jìn)行邏輯OR或者AND操作后，再將所述邏輯OR或者AND操作后的結(jié)果發(fā)送 給每一個CPU。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具體實(shí)施例對 本發(fā)明作進(jìn)一步地詳細(xì)描述。圖1即為本發(fā)明所采用的多CPU心跳檢測系統(tǒng)的結(jié)構(gòu)示意圖。如圖1所示，該系 統(tǒng)包括CPU1、CPU2、CPU3和CPUi等多個CPU，以及PLD。各個CPU與PLD之間的連接關(guān)系以 及信息交互過程是完全一致的，在本實(shí)施例中，以多CPU系統(tǒng)中的第i個CPU CPUi為例來 說明具體的心跳檢測過程。CPUi的某個GPIO管腳與PLD的某個輸入輸出(I/O)管腳相連，CPUi的中斷信號 (INT)管腳與PLD的另一個I/O管腳相連，同時，CPUi還通過Device Bus與PLD相連。在多CPU系統(tǒng)開始工作時，首先，CPUi產(chǎn)生固定頻率的脈沖信號，該脈沖信號被作 為CPUi的心跳HEARTi并通過與PLD的I/O管腳相連的GPIO管腳輸入到PLD中；進(jìn)一步地， PLD會對HEARTi進(jìn)行檢測，PLD對HEARTi進(jìn)行檢測實(shí)際上就是根據(jù)CPUi發(fā)送的脈沖信號 檢測所述CPUi的工作狀態(tài)，得到代表CPUi的工作狀態(tài)的高低電平信號，進(jìn)一步地，PLD會 將所有CPU的高低電平信號進(jìn)行邏輯OR或者AND操作，并將所述邏輯OR或者AND操作后 的結(jié)果通過與PLD相連的INT管腳輸入到多CPU系統(tǒng)中的每一個CPU。
需要說明的是，在本實(shí)施例中，所述脈沖信號的頻率大小并沒有限制，但實(shí)際在實(shí) 現(xiàn)時一般以不超過IKHz的低頻信號為宜。圖2即為本實(shí)施例所采用的對心跳進(jìn)行檢測的PLD的結(jié)構(gòu)示意圖。如圖2所示， 該P(yáng)LD包括脈沖檢測電路1、脈沖檢測電路2、脈沖檢測電路3和脈沖檢測電路i等多個脈 沖檢測電路，邏輯OR單元，以及寄存器。對于CPUi來說，HEARTi被輸入到PLD后，由PLD中的脈沖檢測電路i對HEARTi進(jìn) 行接收，同時，脈沖檢測電路i根據(jù)所述HEARTi檢測所述CPUi的工作狀態(tài)，得到代表CPUi 的工作狀態(tài)的高低電平信號。這里脈沖檢測電路i根據(jù)所述HEARTi檢測所述CPUi的工作 狀態(tài)實(shí)際上是根據(jù)所述CPUi發(fā)送的脈沖信號來進(jìn)行檢測的。當(dāng)脈沖檢測電路i對其對應(yīng)的CPUi檢測完畢后，CPUi產(chǎn)生的高低電平信號分別被 輸入到邏輯OR或者AND單元和寄存器中的對應(yīng)CPUi的相應(yīng)位中。同樣地，其它CPU產(chǎn)生 的高低電平信號也被輸入到所述邏輯OR或者AND單元和寄存器的對應(yīng)CPU的相應(yīng)位中，由 邏輯OR或者AND單元對輸入的所有高低電平信號進(jìn)行邏輯OR或者AND操作，并將邏輯OR 或者AND操作后的最終結(jié)果作為INT信號通過PLD中的I/O管腳輸出給多CPU系統(tǒng)中的每 個CPU，寄存器則負(fù)責(zé)接收并保存每一個CPU產(chǎn)生的高低電平信號。當(dāng)多CPU系統(tǒng)出現(xiàn)故障時，也即說明系統(tǒng)中的某個或多個CPU出現(xiàn)故障，此時，每 一個CPU都會收到中斷信號，之后，每一個CPU都會在各自的中斷服務(wù)程序中通過Device Bus讀取PLD中的寄存器以獲取寄存器中保存的每一個CPU的工作狀態(tài)。需要說明的是，在本實(shí)施例中，在CPUi工作狀態(tài)正常的情況下，如果對應(yīng)的脈沖 檢測電路i輸出的代表CPUi的工作狀態(tài)為0、即低電平信號，則應(yīng)采用邏輯OR操作；對應(yīng)的 脈沖檢測電路i輸出的代表CPUi的工作狀態(tài)為1、即高電平信號，則應(yīng)采用邏輯AND操作。還需要說明的是，在本實(shí)施例中，當(dāng)多CPU系統(tǒng)工作正常時，是不需要執(zhí)行上述 CPU讀取寄存器的過程的。圖3給出了本實(shí)施例所采用的脈沖檢測電路的結(jié)構(gòu)示意圖。如圖3所示，在本實(shí) 施例中，脈沖檢測電路采用了計(jì)數(shù)器的實(shí)現(xiàn)方式。當(dāng)采用計(jì)數(shù)器i對HEARTi進(jìn)行檢測時， HEARTi作為計(jì)數(shù)器i的清零信號CLR被輸入到計(jì)數(shù)器i中，同時，還需將PLD本身的時鐘信 號或者是外部輸入的時鐘信號作為計(jì)數(shù)器i的時鐘CLK。當(dāng)HEARTi的心跳周期超過了計(jì)數(shù) 器i的溢出時間時，計(jì)數(shù)器i會輸出高電平，且該高電平信號通過計(jì)數(shù)器i的OVER管腳輸 出到PLD中的OR單元中。由于所有CPU都會通過各自對應(yīng)的計(jì)數(shù)器產(chǎn)生一個代表各自工 作狀態(tài)的高低電平信號，因此，只要有一個CPU的心跳周期超過了計(jì)數(shù)器的溢出時間，也即 對應(yīng)的CPU出現(xiàn)故障，則多CPU系統(tǒng)中的各個CPU的INT管腳都會收到中斷信號，從而停止 各CPU正常的工作狀態(tài)。在本實(shí)施例中，由于在CPU工作正常的情況下，計(jì)數(shù)器輸出的代表CPU工作狀態(tài)的 是低電平信號，因此，當(dāng)脈沖檢測電路采用計(jì)數(shù)器來實(shí)現(xiàn)時，應(yīng)采用邏輯OR操作；或者，在 計(jì)數(shù)器中采用非操作后，亦可采用邏輯AND操作，實(shí)際中以不影響本發(fā)明實(shí)施例的實(shí)現(xiàn)為 準(zhǔn)。需要說明的是，在本實(shí)施例中，每個CPU可以采用不同最大計(jì)數(shù)值的計(jì)數(shù)器對各 自產(chǎn)生的心跳進(jìn)行檢測，只要每個CPU產(chǎn)生的心跳周期不超過其對應(yīng)的計(jì)數(shù)器的溢出時間 即說明多CPU系統(tǒng)工作正常。
還需說明的是，在本實(shí)施例中，也可采用其它的脈沖檢測電路來實(shí)現(xiàn)對CPU產(chǎn)生 的心跳的檢測過程，還可以一部分CPU采用計(jì)數(shù)器來實(shí)現(xiàn)心跳檢測，其它CPU采用其它的脈 沖檢測電路來實(shí)現(xiàn)心跳檢測，實(shí)際中以不影響本發(fā)明實(shí)施例的實(shí)現(xiàn)為準(zhǔn)。此外，在本實(shí)施例中，作為多CPU系統(tǒng)中的每個CPU的心跳的脈沖信號的頻率可以 是相同的，也可以是不同的，只要能正確被PLD檢測即可。至此，即完成了本發(fā)明多CPU心跳檢測系統(tǒng)的整個心跳檢測過程。本實(shí)施例所采用的PLD可以為復(fù)雜可編程邏輯器件(CPLD)或現(xiàn)場可編程門陣列 (FPGA)，還可以為一塊專門的CPU，或者是分離邏輯元件，實(shí)際中以不影響本發(fā)明實(shí)施例的 實(shí)現(xiàn)為準(zhǔn)。總之，本發(fā)明所采用的多CPU心跳檢測系統(tǒng)及方法，是通過多CPU系統(tǒng)中固有的 PLD來實(shí)現(xiàn)對心跳進(jìn)行檢測的，不僅降低了成本，而且使得系統(tǒng)具有很強(qiáng)的擴(kuò)展性；其次， 由于是通過PLD來進(jìn)行心跳檢測，從而使得CPU只需將各自的心跳輸入到PLD中即可，也就 降低了軟件工作量；再次，由于本發(fā)明中采用的Device Bus以及GPIO是多CPU系統(tǒng)中普遍 具有的外部接口，因此具有很強(qiáng)的通用性。綜上所述，以上僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。 凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的 保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種多中央處理單元CPU心跳檢測系統(tǒng)，該系統(tǒng)包括一個以上的CPU和可編程邏輯 器件PLD，其特征在于，所述一個以上的CPU，用于將作為心跳的脈沖信號發(fā)送給PLD ；所述PLD，用于接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號檢測 所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，將所有高低 電平信號進(jìn)行邏輯或OR或者與AND操作后，再將所述邏輯OR或者AND操作后的結(jié)果發(fā)送 給每一個CPU。
2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述PLD包括脈沖檢測電路，用于接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號 檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號；邏輯OR單元，用于將所有高低電平信號進(jìn)行邏輯OR或者AND操作后，再將所述邏輯OR 或者AND操作后的結(jié)果發(fā)送給每一個CPU。
3.如權(quán)利要求2所述的系統(tǒng)，其特征在于，所述PLD還包括寄存器，用于接收并保存所述脈沖檢測電路檢測得到的代表每一個CPU的工作狀態(tài)的 高低電平信號；所述CPU進(jìn)一步用于獲取所述寄存器中保存的所有的高低電平信號。
4.如權(quán)利要求1至3中任一權(quán)利要求所述的系統(tǒng)，其特征在于，所述脈沖信號是通過 CPU的GPIO管腳發(fā)送給PLD的。
5.如權(quán)利要求1或2所述的系統(tǒng)，其特征在于，所述邏輯OR或者AND操作后的結(jié)果是 通過CPU的INT管腳發(fā)送給CPU的。
6.一種多中央處理單元CPU心跳檢測方法，其特征在于，該方法用于如權(quán)利要求1所 述的系統(tǒng)，該系統(tǒng)包括一個以上的CPU和可編程邏輯器件PLD，當(dāng)對所述系統(tǒng)進(jìn)行心跳檢測 時，該方法包括系統(tǒng)中的每一個CPU將作為心跳的脈沖信號發(fā)送給PLD ；所述PLD接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號檢測所述 每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，將所有高低電平 信號進(jìn)行邏輯或OR或者與AND操作后，再將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每 一個 CPU。
7.如權(quán)利要求6所述的方法，其特征在于，所述PLD包括脈沖檢測電路和邏輯OR或者 AND單元，則所述每一個CPU將作為心跳的脈沖信號發(fā)送給PLD之后該方法具體包括所述脈沖檢測電路接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號 檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，并將所 述得到的所有高低電平信號發(fā)送到所述邏輯OR或者AND單元中；所述邏輯OR或者AND單元接收所述所有高低電平信號，對接收到的所有高低電平信號 進(jìn)行邏輯OR或者AND操作，并將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每一個CPU。
8.如權(quán)利要求7所述的方法，其特征在于，所述PLD還包括寄存器，所述得到代表每一個CPU的工作狀態(tài)的高低電平信號之后該方法還包括所述脈沖檢 測電路將所述得到的代表每一個CPU的工作狀態(tài)的高低電平信號發(fā)送到所述寄存器，所述 寄存器接收并保存所述高低電平信號；所述將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每一個CPU之后該方法進(jìn)一步包括 所述每一個CPU讀取所述寄存器中保存的所有的高低電平信號。
9.如權(quán)利要求6至8任一權(quán)利要求所述的方法，其特征在于，所述脈沖信號是通過CPU 的GPIO管腳發(fā)送給PLD的。
10.如權(quán)利要求6至8中任一權(quán)利要求所述的方法，其特征在于，所述邏輯OR或者AND 操作后的結(jié)果是通過CPU的INT管腳發(fā)送給CPU的。
全文摘要
本發(fā)明公開了一種多中央處理單元CPU心跳檢測系統(tǒng)，該系統(tǒng)包括一個以上的CPU和可編程邏輯器件PLD，其中，所述一個以上的CPU，用于將作為心跳的脈沖信號發(fā)送給PLD；所述PLD，用于接收每一個CPU發(fā)送的脈沖信號，根據(jù)每一個CPU發(fā)送的脈沖信號檢測所述每一個CPU的工作狀態(tài)，得到代表每一個CPU的工作狀態(tài)的高低電平信號，將所有高低電平信號進(jìn)行邏輯或OR或者與AND操作后，再將所述邏輯OR或者AND操作后的結(jié)果發(fā)送給每一個CPU。本發(fā)明同時公開了一種多CPU心跳檢測方法。應(yīng)用本發(fā)明所述的系統(tǒng)和方法，不僅能夠?qū)崿F(xiàn)對多CPU系統(tǒng)進(jìn)行心跳檢測，而且能夠降低硬件成本和軟件工作量，具有很強(qiáng)的通用性。
文檔編號G06F11/267GK102063356SQ20091023805
公開日2011年5月18日 申請日期2009年11月18日 優(yōu)先權(quán)日2009年11月18日
發(fā)明者孫一飛, 王巖松 申請人:杭州華三通信技術(shù)有限公司