專利名稱：執(zhí)行三維集成電路設(shè)計的rlc建模和提取的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施方式總體上涉及用于設(shè)計和制造集成電路(ic)的技術(shù)。更具體地， 本發(fā)明的實施方式涉及用于三維集成電路(3D-IC)設(shè)計的RLC建模和提取的技術(shù)。
背景技術(shù)：
電路設(shè)計和制造技術(shù)的迅猛發(fā)展使得有可能將數(shù)億個晶體管集成在單個集成電 路(IC)芯片上。更具體地，按照摩爾定律，IC集成密度的這些改進已經(jīng)通過水平地縮減 IC特征尺寸得以實現(xiàn)。由于縮放是水平地執(zhí)行的，IC芯片本質(zhì)上是二維(2D)的(稱為 "2D-IC")，并且通過I/O管腳耦合至其它2D-IC芯片或者封裝。 隨著工藝縮放接近納米級，通過這種水平縮放來改進性能正變得越發(fā)困難，因為 IC特征尺寸正在接近物理極限，這導(dǎo)致了大功耗、制造復(fù)雜性等。因此，半導(dǎo)體業(yè)正在考慮 繼續(xù)提高集成密度的新技術(shù)。 三維(3D) -IC技術(shù)是一種這樣的新興技術(shù)，其通過垂直疊置多個IC管芯(die)來 實現(xiàn)芯片在垂直方向上的尺寸縮減。已經(jīng)提出了兩類3D-IC技術(shù)封裝級集成和晶片級集 成。封裝級集成技術(shù)經(jīng)常受制于諸如降低的互連密度等限制。另一方面，晶片級集成技術(shù) 使用過硅通道(TSV)或硅內(nèi)插物(interposer)，其能夠在不使用外部封裝連接的情況下實 現(xiàn)垂直的IC管芯集成和縮放。這種3D-IC經(jīng)常通過揭薄硅襯底和TSV來垂直地集成，并且 在垂直疊置的管芯之間需要鍵合技術(shù)。 遺憾的是，傳統(tǒng)的電子設(shè)計自動化(EDA)工具是針對與2D-IC結(jié)合工作而設(shè)計的。 因此，傳統(tǒng)的EDA工具通常無法與3D-IC結(jié)合使用。
因此，需要能夠用于設(shè)計3D-IC的EDA工具。

發(fā)明內(nèi)容
本發(fā)明的一個實施方式提供一種系統(tǒng)，其執(zhí)行用于三維集成電路(3D-IC)管芯的 RLC提取。在操作期間，該系統(tǒng)接收3D-IC管芯描述。系統(tǒng)繼而將3D-IC管芯描述轉(zhuǎn)換為 2D-IC管芯描述的集合，其中該轉(zhuǎn)換維持2D-IC管芯描述與3D-IC管芯描述之間的等價性。 接下來，對于2D-IC管芯描述集合中的每個2D-IC管芯描述，系統(tǒng)使用2D-IC提取工具來執(zhí) 行電氣特性提取，以獲得2D-IC RL網(wǎng)表文件。該系統(tǒng)繼而對2D-IC管芯描述集合的2D-IC RLC網(wǎng)表文件的集合進行合并，以用于形成3D-IC管芯描述的RLC網(wǎng)表。
在某些實施方式中，3D-IC管芯描述包括過硅通道(TSV)管芯。TSV管芯包括包 括頂部金屬層的前側(cè)層疊置體；包括至少一個后側(cè)金屬層的后側(cè)層疊置體；布置在前側(cè)層 疊置體和后側(cè)層疊置體之間的雙側(cè)襯底；以及通過雙側(cè)襯底的TSV，并且該TSV將前側(cè)層疊 置體電耦合至后側(cè)層疊置體。 在某些實施方式中，系統(tǒng)將TSV管芯轉(zhuǎn)換為一個或多個2D-IC管芯描述。 在某些實施方式中，該系統(tǒng)通過如下方式將TSV管芯轉(zhuǎn)換為一個或多個2D-IC管
芯描述將TSV管芯的后側(cè)層疊置體投影到前側(cè)層疊置體的頂部上，以創(chuàng)建虛擬前側(cè)層疊置體。系統(tǒng)隨后移除后側(cè)層疊置體，從而將雙側(cè)襯底轉(zhuǎn)換為單側(cè)襯底。系統(tǒng)繼而將TSV耦 合至虛擬前側(cè)層疊置體，同時將TSV與單側(cè)襯底去耦合，從而將TSV管芯轉(zhuǎn)換為2D-IC管芯 描述。 在某些實施方式中，系統(tǒng)通過如下方式來維持TSV管芯與2D-IC管芯描述之間的 等價性創(chuàng)建虛擬襯底屏蔽層，其是布置在虛擬前側(cè)層疊置體與前側(cè)層疊置體的頂部金屬 層之間的導(dǎo)體層，其中TSV通過該虛擬襯底屏蔽層。 在某些實施方式中，虛擬襯底屏蔽層對于前側(cè)層疊置體而言是不可見的。 在某些實施方式中，3D-IC管芯描述包括管芯疊置體，其中管芯疊置體進一步包
括第一管芯；與第一管芯鄰近的第二管芯；以及將第一管芯和第二管芯互連的TSV。 在某些實施方式中，系統(tǒng)將管芯疊置體轉(zhuǎn)換為至少兩個獨立的管芯。 在某些實施方式中，系統(tǒng)通過如下方式將管芯疊置體轉(zhuǎn)換為至少兩個獨立的管
芯首先標識第一管芯與第二管芯之間的轉(zhuǎn)換邊界；繼而將第一管芯與第二管芯分離，以
分別創(chuàng)建第一轉(zhuǎn)換后的管芯和第二轉(zhuǎn)換后的管芯。注意，第一轉(zhuǎn)換后的管芯包括第一管芯
以及第二管芯中鄰近轉(zhuǎn)換邊界的至少一個金屬層。第二轉(zhuǎn)換后的管芯包括第二管芯以及第
一管芯中鄰近轉(zhuǎn)換邊界的至少一個金屬層。通過包括來自鄰近管芯的至少一個金屬層，該
系統(tǒng)有助于維持兩個轉(zhuǎn)換后的管芯與管芯疊置體之間的等價性。 在某些實施方式中，轉(zhuǎn)換邊界可以是(l)在3D-IC管芯描述的面對面配置中，第 一管芯中的頂部金屬層與第二管芯中的頂部金屬層之間的界面；(2)在3D-IC管芯描述 的面對背配置中，第一管芯中的后側(cè)金屬層與第二管芯中的頂部金屬層之間的界面；或者 (3)在3D-IC管芯描述的背對背配置中，第一管芯中的后側(cè)金屬層與第二管芯中的后側(cè)金 屬層之間的界面。 在某些實施方式中，第一管芯是TSV管芯。 在某些實施方式中，系統(tǒng)將每個轉(zhuǎn)換后的管芯進一步轉(zhuǎn)換為一個或多個2D-IC管 芯描述。 在某些實施方式中，2D-IC管芯描述與3D-IC管芯描述之間的等價性可以包括電 氣特性等價性和連通等價性。 在某些實施方式中，TSV管芯可以是硅內(nèi)插物管芯。


圖1示出了集成電路的設(shè)計和制作中的各個階段； 圖2示出了按照本發(fā)明實施方式的3D-IC，其包括由過硅通道(TSV)互連的兩個垂 直疊置的管芯； 圖3A示出了按照本發(fā)明實施方式的3D-IC中從下部管芯去耦合的上部管芯；
圖3B示出了按照本發(fā)明實施方式的對圖3A中TSV管芯進行的基于投影的襯底轉(zhuǎn) 換； 圖3C示出了按照本發(fā)明實施方式的通過使用虛擬接地屏蔽來維持轉(zhuǎn)換后的TSV 管芯的轉(zhuǎn)換等價性的技術(shù)； 圖3D示出了按照本發(fā)明實施方式的將圖3A中的TSV管芯轉(zhuǎn)換為前側(cè)模型和后側(cè) 模型；
圖4A示出了按照本發(fā)明實施方式的通過在鍵合界面處的直接分割將雙管芯疊置 體轉(zhuǎn)換為個體提取單元； 圖4B示出了按照本發(fā)明實施方式的通過包括來自轉(zhuǎn)換邊界的相對側(cè)的附加金屬 層來將雙管芯疊置體轉(zhuǎn)換為個體提取單元； 圖5A示出了按照本發(fā)明實施方式的將三管芯疊置體轉(zhuǎn)換為個體提取單元；
圖5B示出了按照本發(fā)明實施方式的用于對圖5A中的轉(zhuǎn)換后的管芯執(zhí)行RLC提取 的提取模型； 圖6給出了示出按照本發(fā)明實施方式的用于執(zhí)行3D-IC管芯的RLC提取的過程的 流程圖； 圖7示出了按照本發(fā)明實施方式的執(zhí)行3D-IC管芯的RLC提取的裝置； 圖8A示出了按照本發(fā)明實施方式的基于硅內(nèi)插物的芯片模塊，其包括硅內(nèi)插物
和兩個IC管芯；以及 圖8B示出了按照本發(fā)明實施方式的基于硅內(nèi)插物的芯片模塊，其包括硅內(nèi)插物 和兩個3D-IC管芯疊置體。
具體實施例方式
給出下文描述是為了使本領(lǐng)域的任何技術(shù)人員都能夠制造和使用該實施方式，并 且下文描述是在特定應(yīng)用及其要求的上下文中提供的。對所公開的實施方式的多種修改對 于本領(lǐng)域技術(shù)人員將是顯而易見的，并且可以將這里定義的普遍原則應(yīng)用于其它實施方式 和應(yīng)用，而不脫離本發(fā)明的精神和范圍。因而，本發(fā)明不限于所示出的實施方式，而是將被 賦予與這里公開的原則和特征相一致的最寬的范圍。 該詳細描述中的數(shù)據(jù)結(jié)構(gòu)和代碼通常存儲在計算機可讀的存儲介質(zhì)上，其可能是
任何可存儲用于計算機系統(tǒng)的代碼和/或數(shù)據(jù)的設(shè)備或介質(zhì)。計算機可讀的存儲介質(zhì)包括
但不限于易失性存儲器、非易失性存儲器、磁和光存儲設(shè)備例如磁盤驅(qū)動器、磁帶、CD(壓
縮光盤)、DVD(數(shù)字多功能光盤或數(shù)字視頻光盤)或其它的已知或?qū)黹_發(fā)的可以存儲計
算機可讀媒體的介質(zhì)。 集成電路(IC)設(shè)計流程 圖1示出了根據(jù)本發(fā)明一個實施方式的集成電路的設(shè)計和制作過程中的各個階 段。該過程通常開始于產(chǎn)品構(gòu)思(階段100)，產(chǎn)品構(gòu)思利用電子設(shè)計自動化(EDA)軟件設(shè) 計過程(階段110)來實現(xiàn)。當設(shè)計完成時，便可以進行流片(階段140)。在流片之后，完 成制作過程(階段150)，并且執(zhí)行封裝和組裝過程(階段160)，這最終產(chǎn)生成品芯片(階 段170)。 EDA軟件設(shè)計過程(階段110)包括如下文所述的階段112-130。注意，該設(shè)計流 程描述僅僅用于說明目的。此描述并非意在限制本發(fā)明。例如，實際的集成電路設(shè)計可能 需要設(shè)計者按照與下文描述的順序不同的順序來執(zhí)行設(shè)計操作。下文討論提供了對設(shè)計過 程中的階段的進一步細節(jié)。 系統(tǒng)設(shè)計(階段112):設(shè)計者描述想要實現(xiàn)的功能。他們也可以執(zhí)行假 設(shè)(what-if)規(guī)劃來細化功能和檢查成本。在這個階段可以進行硬件-軟件架 構(gòu)劃分?？梢杂糜谶@一階段的來自SYNOPSYS(新思)公司的示例性EDA軟件產(chǎn)品包括model ARCHITECT 、 SABER 、SYSTEM STUDIO 和
design WARE⑧產(chǎn)品。 邏輯設(shè)計與功能驗證(階段114):在這一階段，編寫用于系 統(tǒng)中模塊的VHDL或Verilog代碼，并且檢查功能準確性。更具體地， 對設(shè)計進行檢查以確保其產(chǎn)生正確的輸出?？梢杂糜谶@ 一 階段的來 自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括VCS 、 VERA 、
DESIGNWARE 、 MAGELLAN 、 FORMALITY 、 esp和LED A 產(chǎn)
PI
PR o 綜合與設(shè)計(階段116) :VHDL/Verilog在此被轉(zhuǎn)譯為網(wǎng)表?？梢葬槍δ繕?技術(shù)對網(wǎng)表進行優(yōu)化。另外，可以設(shè)計并實現(xiàn)測試以便檢查成品芯片?？梢杂糜谶@ 一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括DESIGN COMPILER 、
physical COMPILER 、 test COMPILER 、 power COMPILER 、 FPGACOMPiLER、TETRAMAX⑧和DESIGNWARE⑧產(chǎn)品。 網(wǎng)表驗證(階段118):在這一階段，檢查網(wǎng)表與時間約束的兼容性以及與VHDL/ Verilog源代碼的對應(yīng)性?？梢杂糜谶@一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品
包括FORMALITY⑧、PRIMETIME⑧和VCS⑧產(chǎn)品。 設(shè)計規(guī)劃(階段120):在此，針對定時和頂層布線來構(gòu)建和分析芯片的總體布 局?？梢杂糜谶@一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括ASTRO⑧和
icCOMPILER⑧產(chǎn)品。 物理實現(xiàn)(階段122):在這一階段，進行放置(電路元件的定位)和布線(電 路元件的連接)?？梢杂糜谶@一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括
ASTRO⑧和icCOMPILER⑧產(chǎn)品。 分析和提取(階段124):在這一階段，在晶體管級驗證電路功能，這繼而允 許假設(shè)細化?？梢杂糜谶@一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括
ASTRORAIL 、 PRIMERAIL 、
PRIMETIME 、 HSPICE 、 HSIM 、 NANOTIME 、 NANOSIM
以及STAR- RCXT⑧產(chǎn)品。 物理驗證(階段126):在這一階段，對設(shè)計進行檢查以確保制造、電氣問題、光刻 問題和電路的正確性?？梢杂糜谶@一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包
括HERCULES⑧產(chǎn)品。 解析度增強(階段128):這一階段涉及對布局的幾何操作以提高設(shè)計的 可制造能力。可以用于這一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括
PROTEUS 、 PROTEUS AF和PSMGEN⑧產(chǎn)品。 掩模數(shù)據(jù)準備(階段130):這一階段提供用于掩模生產(chǎn)的"流片"數(shù)據(jù)以產(chǎn)生成品 芯片?？梢杂糜谶@一階段的來自SYNOPSYS公司的示例性EDA軟件產(chǎn)品包括CATS⑧系列
A 口 廣PR o 本發(fā)明的實施方式可以在上述一個或多個步驟期間使用。具體地，本發(fā)明的一個 實施方式可以在分析和提取步驟124和物理驗證步驟126期間使用。
2D-IC設(shè)計的RLC提取
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2D-IC設(shè)計的RLC提取過程經(jīng)常開始于構(gòu)建用于與2D-IC相關(guān)聯(lián)的單個特定工 藝技術(shù)描述的RLC模型庫。RLC提取過程繼而提取設(shè)計布局數(shù)據(jù)庫文件(其形式可以是
GDSii、LEF或者DEF庫或者Mikyway⑧或者其它形式)，繼而輸出將要在電氣仿真和分析
中使用的RLC網(wǎng)表文件和寄生文件(其形式可以是DSPF或者SPEF文件或者其它形式)。
2D-IC RLC提取工具經(jīng)常進行如下假設(shè) 參單側(cè)襯底硅襯底總是在管芯的底部，并且金屬/活躍層疊置體僅在該襯底的 參無需建模和提取管芯間RLC ; 參無需建模和提取過硅通路(TSV);以及 參RLC寄生輸出文件是基于個體管芯。 在下文討論中，術(shù)語"RLC提取"和"寄生提取"互換使用，用來表示來自IC管芯的 電氣特性提取。此類電氣特性可以包括但不限于電阻(R)、電感(L)和電容(C)。
概沭 注意，在IC設(shè)計過程期間，不論該IC設(shè)計是2D-IC還是3D-IC，片上RLC提取都 是重要的，因為其將布局數(shù)據(jù)轉(zhuǎn)換為用于設(shè)計的電氣仿真和驗證的電氣參數(shù)。此外，無法通 過2D-IC提取工具來對同質(zhì)3D-IC的管芯間RLC屬性進行建模，因為此類3D-IC設(shè)計涉及 不止一個工藝技術(shù)描述。 本發(fā)明的某些實施方式提供一種用于對3D-IC設(shè)計(諸如，3D-IC管芯疊置體)執(zhí) 行RLC提取的技術(shù)。更具體地，本技術(shù)可以將3D-IC設(shè)計(其可能包括兩個或者更多垂直 疊置的管芯以及一個或多個TSV)轉(zhuǎn)換為2D-IC管芯的集合，其中每個2D-IC管芯可以使用 2D-IC提取工具來進行提取。而且，從3D-IC設(shè)計到2D-IC管芯集合的轉(zhuǎn)換保留了 2D-IC管 芯集合與3D-IC設(shè)計之間的電氣和連通等價性，由此確保了后續(xù)RLC提取的精度。接下來， 可以使用傳統(tǒng)2D-IC提取工具來提取每個2D-IC管芯以生成獨立的RLC網(wǎng)表文件，由此生 成針對2D-IC管芯集合的RCL網(wǎng)表文件集合。在下文討論中，從3D-IC設(shè)計分解得到的每 個2D-IC管芯也稱為"提取單元"，因為其可以使用2D-IC提取工具來進行提取。最后，可以 將RLC網(wǎng)表文件集合合并為用于3D-IC設(shè)計的單個RLC網(wǎng)表輸出文件，其中所述單個RLC 網(wǎng)表輸出文件維持了與3D-IC設(shè)計中相同的電氣網(wǎng)和節(jié)點連通性。
3D-IC結(jié)構(gòu) 圖2示出了按照本發(fā)明實施方式的3D-IC 200，其包括兩個垂直疊置的管芯202和 204，二者通過TSV 206互連。 更具體地，3D-IC 200的上部管芯202包括揭薄襯底208，其夾心在前側(cè)層疊置體 210(此后稱為"前側(cè)疊置體210")與后側(cè)層疊置體212(此后稱為"后側(cè)疊置體212")之 間。前側(cè)疊置體210和后側(cè)疊置體212 二者都可以包括一個或多個活躍層以及一個或多個 金屬層。前側(cè)疊置體210和后側(cè)疊置體212通過TSV 206電耦合，其中TSV 206將前側(cè)疊 置體210中的金屬層214與后側(cè)疊置體212內(nèi)部的后側(cè)金屬層216互連。在一個實施方式 中，金屬層214是前側(cè)疊置體210中的M1層。注意，TSV 206還通過金屬層214與金屬層 216之外的金屬層將前側(cè)疊置體210與后側(cè)疊置體212互連。因此，上部管芯202不具有傳 統(tǒng)的2D-IC管芯。將上部管芯202稱為具有"雙側(cè)襯底"結(jié)構(gòu)。由于TSV 206，還將上部管 芯202稱為"TSV管芯"。
與之分離的，下部管芯204具有包括襯底218和前側(cè)疊置體220的單側(cè)襯底結(jié)構(gòu)。 上部管芯202和下部管芯204按照"背對面"配置而垂直疊置，使得上部管芯202的后側(cè)疊 置體212直接面對下部管芯204的前側(cè)疊置體220，以形成管芯間界面222。此外，上部管 芯202的前側(cè)疊置體210通過TSV 206以及跨過管芯間界面222布置的微焊盤(bump) 224 而電耦合至下部管芯204的前側(cè)疊置體220。如圖所示，微焊盤224通過將管芯202的后側(cè) 金屬層216與管芯204的頂部金屬層226互連，從而將管芯202和管芯204電耦合以及機 械鍵合。盡管僅示出了一個微焊盤將管芯202與管芯204互連，但是本發(fā)明的其它實施方 式可以具有不止一個微焊盤，或者具有其它類型的鍵合技術(shù)用于電氣地和機械地耦合管芯 202與管芯204。這些鍵合技術(shù)可以包括但不限于焊接鍵合、直接熔接鍵合、聚合物粘合劑 鍵合以及共熔鍵合。注意，在3D-IC 200中，TSV 206、后側(cè)金屬層216以及微焊盤224都對 3D-IC 200中的寄生有所貢獻。 圖3A示出了按照本發(fā)明實施方式的3D-IC 200中從下部管芯204去耦合的上部 管芯202。管芯202可以稱為TSV管芯，因為其包括TSV 302， TSV 302穿過襯底304從而 對管芯202的前側(cè)疊置體305與后側(cè)疊置體308進行電耦合。注意，由于雙側(cè)襯底結(jié)構(gòu)和 TSV結(jié)構(gòu)，傳統(tǒng)的2D-IC提取工具并非設(shè)計用來執(zhí)行對管芯202的寄生提取。
將3D-IC管芯疊置體轉(zhuǎn)換為提取單元 在本發(fā)明的某些實施方式中，在執(zhí)行RLC提取之前，將3D-IC設(shè)計轉(zhuǎn)換為可以使用
2D-IC提取工具來提取的2D-IC提取單元的集合。在這些實施方式中，將3D-IC設(shè)計轉(zhuǎn)換為
2D-IC提取單元包括至少兩類轉(zhuǎn)換管芯與管芯的界面轉(zhuǎn)換以及襯底轉(zhuǎn)換。 更具體地，管芯與管芯的界面轉(zhuǎn)換可以基于管芯間疊置界面(例如，界面222)將
3D-IC管芯疊置體(例如，圖2中的3D-IC 200)分解為個體提取單元。注意，管芯與管芯的
界面可以充當自然的轉(zhuǎn)換邊界，這是因為在管芯與管芯的界面的相對側(cè)潛在地將使用同質(zhì)
的工藝技術(shù)和不同的設(shè)計數(shù)據(jù)庫。該轉(zhuǎn)換適用于不同的管芯疊置配置，包括但不限于面對
面疊置、面對背疊置(如圖2所示)、背對背疊置、以及基于硅內(nèi)插物的管芯疊置。 襯底轉(zhuǎn)換可以通過執(zhí)行后側(cè)到前側(cè)的投影操作，來將TSV管芯轉(zhuǎn)換為單側(cè)襯底結(jié)
構(gòu)。轉(zhuǎn)換后的TSV管芯變?yōu)樘崛卧?。備選地，襯底轉(zhuǎn)換可以將TSV管芯分解為基于共用
襯底的前側(cè)提取單元和后側(cè)提取單元。在此實施方式中，不需要后側(cè)到前側(cè)的投影。注意，
基于投影的轉(zhuǎn)換和基于分解的轉(zhuǎn)換二者都將原始TSV管芯轉(zhuǎn)換為僅在其襯底的一側(cè)具有
金屬層的一個或多個2D-IC提取單元。注意，硅襯底可以充當理想的轉(zhuǎn)換邊界，因為硅襯底
提供了對襯底兩側(cè)之間的電感和電容的屏蔽效應(yīng)。 盡管上述轉(zhuǎn)換將3D-IC設(shè)計轉(zhuǎn)換為多個提取單元，但是這些轉(zhuǎn)換可能在轉(zhuǎn)換后的 結(jié)構(gòu)與原始3D-IC設(shè)計之間引入了 RLC等價性變形。由此，需要確保在這種轉(zhuǎn)換過程中維 持了RLC等價性。 現(xiàn)在更為詳細地描述可以應(yīng)用于3D-IC設(shè)計從而使用可提取的2D-IC設(shè)計來建模
3D-IC設(shè)計的不同轉(zhuǎn)換。 襯底轉(zhuǎn)換 圖3B示出了按照本發(fā)明實施方式對圖3A的TSV管芯202進行的基于投影的襯底 轉(zhuǎn)換。 如圖3B所示，TSV管芯202中的后側(cè)疊置體308垂直投影到TSV管芯202的前側(cè)疊置體306頂部，以創(chuàng)建虛擬前側(cè)(層)疊置體310，從而移除后側(cè)層308。此外，通過將 TSV 302耦合至虛擬前側(cè)疊置體310同時將TSV 302從襯底去耦合來修改TSV 302，從而創(chuàng) 建修改后的TSV 312。該TSV修改在虛擬前側(cè)疊置體310與前側(cè)疊置體306之間保留了連 通信息。因此，管芯202中的雙側(cè)襯底結(jié)構(gòu)被轉(zhuǎn)換成了單側(cè)襯底結(jié)構(gòu)，并且TSV 302被轉(zhuǎn)換 成了不通過襯底的傳統(tǒng)通道。由此，圖3B中轉(zhuǎn)換后的TSV管芯314變成了可提取的，就如 同2D-IC管芯一樣。 注意，轉(zhuǎn)換后的TSV管芯314沒有保留原始TSV管芯312中的電氣等價性，因為后 側(cè)疊置體308中的金屬層與襯底304之間的物理距離通常小于虛擬前側(cè)疊置體310中的金 屬層與襯底304之間的物理距離。而且，由于在前側(cè)層疊置體和后側(cè)層疊置體之間充當電 氣屏蔽的襯底304的存在，圖3A中的原始后側(cè)疊置體308與前側(cè)疊置體306不具有耦合電 容和互電感，而投影后的虛擬前側(cè)層310與前側(cè)疊置體306可能具有耦合電容和互電感。
圖3C示出了按照本發(fā)明實施方式的通過使用虛擬接地屏蔽來維持轉(zhuǎn)換后的TSV 管芯的轉(zhuǎn)換等價性的技術(shù)。 如圖3C所示，在轉(zhuǎn)換后的TSV管芯314內(nèi)創(chuàng)建虛擬襯底屏蔽層316，其中虛擬襯底 屏蔽層316可以是導(dǎo)體層。更具體地，虛擬襯底屏蔽層316布置在虛擬前側(cè)疊置體310與 原始前側(cè)疊置體306之間，其中修改后的TSV 312穿過虛擬襯底屏蔽層316。在某些實施方 式中，虛擬前側(cè)疊置體310中的金屬層與虛擬襯底屏蔽層316之間的距離基本上等于原始 后側(cè)疊置體308中的金屬層與襯底304之間的距離。因此，原始后側(cè)金屬層與襯底304之 間的寄生電容和互電感被等價地轉(zhuǎn)換到管芯314的前側(cè)。此外，虛擬襯底屏蔽層316變?yōu)?對前側(cè)疊置體306"不可見"，其模擬管芯202中襯底304的屏蔽效應(yīng)。因此，在前側(cè)金屬層 與虛擬前側(cè)金屬層之間沒有創(chuàng)建耦合電容和互電感。因此，TSV管芯202被等價地轉(zhuǎn)換為 單個提取單元318。 在本發(fā)明的一個實施方式中，前側(cè)疊置體306與后側(cè)疊置體308 (以及由此虛擬前 側(cè)疊置體310) 二者具有相應(yīng)的預(yù)先存在的RLC模型。因此，可以通過合并兩個RLC模型來 構(gòu)建用于提取單元318的合成RLC模型庫。該合成RLC模型庫隨后可以在提取單元318的 RLC提取期間使用。注意，在合成RLC模型庫的后續(xù)提取期間，提取工具并不區(qū)別原始TSV 管芯中的層是前側(cè)層還是后側(cè)層。
肓接TSV管芯轉(zhuǎn)換 在某些實施方式中，基于非投影的TSV管芯轉(zhuǎn)換可以用來將TSV管芯轉(zhuǎn)換為提取 單元。參考圖3A，注意，前側(cè)疊置體306與后側(cè)疊置體308基本上彼此屏蔽，這是因為之間 的襯底304提供了對襯底兩側(cè)的屏蔽效應(yīng)。因此，可以將TSV管芯202直接分解為前側(cè)模 型和后側(cè)模型。如圖3D所示，前側(cè)模型320包括襯底304和前側(cè)疊置體306，而后側(cè)模型 322包括相同的襯底304和后側(cè)疊置體308。此外，襯底304的頂側(cè)和底側(cè)二者都可以被設(shè) 置為電參考接地電勢。 盡管模型320和322二者都忽略TSV 302，但是可以獨立于前層疊置體和后層疊置 體來對TSV 302進行建模。因此，圖3A中的TSV管芯202被轉(zhuǎn)換為圖3D中的兩個2D-IC 提取單元以及獨立的TSV模型，該TSV模型對TSV 302所導(dǎo)致的RLC寄生進行建模。
在某些實施方式中，前側(cè)模型320、后側(cè)模型322和TSV模型可以合并到用于TSV 管芯202的合成RLC模型庫中，該合成RLC模型庫隨后將在TSV管芯202的RLC提取期間使用。 靴至l,鵬免 圖4A和圖4B示出了按照本發(fā)明實施方式的用于將3D-IC疊置體400(與圖2中 的3D-IC管芯200相同)轉(zhuǎn)換為個體提取單元的過程。如上所述，雙管芯疊置體400包括 上部管芯402和下部管芯404，其通過跨鍵合界面422的微焊盤424而電氣地和機械地耦合。 更具體地，圖4A示出了按照本發(fā)明實施方式的通過鍵合界面處的直接分割將雙 管芯疊置體400轉(zhuǎn)換為個體提取單元。 轉(zhuǎn)換過程通常開始于標識上部管芯402和下部管芯404之間的轉(zhuǎn)換邊界。在一個 實施方式中，轉(zhuǎn)換邊界是兩個管芯之間的疊置界面422 。轉(zhuǎn)換過程繼而在轉(zhuǎn)換邊界422處分 離上部管芯402和下部管芯404，以創(chuàng)建兩個單獨的管芯402和404。注意，管芯404具有 單側(cè)襯底結(jié)構(gòu)，并且因此被認為是單個提取單元。管芯402是具有雙側(cè)襯底結(jié)構(gòu)的TSV管 芯。由此，可以使用上述TSV管芯轉(zhuǎn)換技術(shù)對管芯402進行進一步轉(zhuǎn)換。
圖4A的實施方式在鍵合界面422處分雙管芯疊置體400，但是忽略了管芯402與 管芯404之間的RLC耦合(例如，"管芯間"耦合)。該管芯間耦合可以發(fā)生在接近轉(zhuǎn)換邊 界422并且位于其相對側(cè)之上的金屬層之間。圖4B示出了按照本發(fā)明實施方式的通過包 括來自轉(zhuǎn)換邊界的相對側(cè)的附加金屬層來將雙管芯疊置體400轉(zhuǎn)換為個體提取單元。
在此實施方式中，來自管芯404的頂部少量金屬層被包括在上部管芯402的工藝 描述文件中以形成轉(zhuǎn)換后的上部管芯406，而來自管芯402的下部少量金屬層被包括在下 部管芯404的工藝描述文件中以形成轉(zhuǎn)換后的下部管芯408。如圖4B所示，管芯408包括 原始下部管芯404以及原始上部管芯402中的后側(cè)疊置體412，其中后側(cè)疊置體412變成 了轉(zhuǎn)換后的管芯408中的頂部金屬層。與之獨立的，轉(zhuǎn)換后的管芯406包括原始上部管芯 402以及原始下部管芯404中的最頂部金屬層414，其中最頂部金屬層404變成了轉(zhuǎn)換后的 上部管芯406的后側(cè)疊置體的一部分。在某些實施方式中，轉(zhuǎn)換后的管芯406或者408僅 需要包括與界面422鄰接并且在其相對側(cè)之上的前一個或兩個金屬層。這是因為位于界面 422的相對側(cè)上的金屬層之間的LC耦合隨著物理分離而降低。通常，轉(zhuǎn)換后的管芯406或 者408至少包括與界面422鄰接并且在相對側(cè)之上的第一金屬層。 在圖4B的實施方式中，管芯與管芯的互連(諸如，焊盤424)被包括在轉(zhuǎn)換后的管 芯406和408 二者的工藝描述文件中。由此，需要為這些結(jié)構(gòu)生成獨立的RLC模型。對于 使用焊接鍵合的3D-IC而言，在RLC模型中包括微焊盤確保了可以提取管芯間RLC耦合。
注意，轉(zhuǎn)換后的管芯408具有單側(cè)襯底結(jié)構(gòu)，并因此被認為是單個提取單元。轉(zhuǎn)換 后的管芯406是具有雙側(cè)襯底結(jié)構(gòu)的TSV管芯。因此，可以使用上文描述的TSV管芯轉(zhuǎn)換 技術(shù)對管芯406進行進一步轉(zhuǎn)換。最終，3D-IC 400可以分解為多個2D-IC提取單元。對于 這些2D-IC提取單元中的每一個，如果不存在用于該提取單元的RLC模型庫，則可以建立該 模型庫。注意，在RLC模型庫集合的后續(xù)提取期間，是否從鄰近管芯包括了提取單元中的層 與提取工具無關(guān)。 注意，上述轉(zhuǎn)換技術(shù)不限于3D-IC疊置體400的特定管芯疊置配置。 一般地，其可 適用于面對面、面對背、背對背、基于硅插入物的管芯疊置以及其它可能的管芯疊置配置。 此外，該轉(zhuǎn)換技術(shù)適用于不同的晶片鍵合技術(shù)，包括但不限于焊接鍵合、直接熔接鍵合、聚合物粘合劑鍵合以及共熔鍵合。因此，本發(fā)明不限于圖4A和圖4B中所示的3D-IC疊置體
400的特定實現(xiàn)?！堆?割纖免 注意，上文描述的雙管芯疊置體轉(zhuǎn)換可以擴展到具有兩個或更多疊置邊界。
圖5A示出了按照本發(fā)明的實施方式將三管芯疊置體500轉(zhuǎn)換為個體提取單元。
如圖5A所示，3D-IC疊置體500包括上部管芯502，其疊置在中部管芯504之上， 而中部管芯504疊置在下部管芯506之上。在轉(zhuǎn)換過程期間，管芯502與管芯504之間的 管芯與管芯界面508變?yōu)榈谝晦D(zhuǎn)換邊界，而管芯504與管芯506之間的管芯與管芯界面510 變?yōu)榈诙D(zhuǎn)換邊界。在考慮管芯之間的LC耦合時，假設(shè)3D-IC疊置體500中的每個管芯僅 與相鄰管芯相互作用。因此，轉(zhuǎn)換后的上部管芯502'包括來自中部管芯504的、鄰近界面 508的一個或多個金屬層；轉(zhuǎn)換后的中部管芯504'包括來自上部管芯502的、鄰近界面508 的一個或多個金屬層，還包括來自下部管芯506的、鄰近界面510的一個或多個金屬層；而 轉(zhuǎn)換后的下部管芯506'包括來自中部管芯504的、鄰近界面510的一個或多個金屬層。如 圖5A所示，3D-IC疊置體500被轉(zhuǎn)換為三個管芯502'、504'和506'以用于提取建模。此 時，如果每個轉(zhuǎn)換后的管芯仍然無法使用2D-IC提取工具來提取，則可以對其進行進一步 轉(zhuǎn)換。例如，如果轉(zhuǎn)換后的管芯是TSV管芯，則可以應(yīng)用TSV管芯轉(zhuǎn)換來將TSV管芯轉(zhuǎn)換為 2D-IC提取單元。 對于包括甚至更多管芯的3D-IC管芯疊置體而言，可以使用以下一般性過程來執(zhí) 行到多個管芯的初始分解。如果管芯的后側(cè)與另一管芯對接，則后側(cè)金屬層可以包括來自 該管芯之下的相鄰管芯的一個或多個金屬層，以用于建模和提取。如果管芯的前側(cè)與另一 管芯對接，則前側(cè)金屬層可以包括來自該管芯之上的相鄰管芯的一個或多個金屬層，以用 于建模和提取。如果管芯的前側(cè)和后側(cè)二者都與兩個其它管芯對接，則前側(cè)金屬層將包括 來自與前側(cè)相耦合的其它管芯的金屬層。后側(cè)金屬層將包括來自與后側(cè)相耦合的其它管芯 的金屬層。 基于提取單元的RLC提取
平g轉(zhuǎn)換不變的提取 上述轉(zhuǎn)換技術(shù)創(chuàng)建了用于給定3D-IC設(shè)計的提取單元的集合，并且每個提取單元 可以使用2D-IC提取工具來進行RLC提取。在某些實施方式中，在提取期間，如果提取單元 包括來自相鄰管芯的金屬層，則該相鄰管芯的設(shè)計數(shù)據(jù)庫也要被包括進來，從而可以完全 提取原始3D-IC設(shè)計中的相鄰兩個管芯之間的管芯間RLC耦合，并將其包括在提取單元的 寄生中。以此方式，提取過程生成了包括每個提取單元的管芯間RLC數(shù)據(jù)的RLC寄生網(wǎng)表 文件。 圖5B示出了按照本發(fā)明實施方式的用于對圖5A中的轉(zhuǎn)換后的管芯執(zhí)行RLC提取 的提取模型。如圖5B所示，在針對轉(zhuǎn)換后的管芯502'-506'的提取過程期間，使用對應(yīng)于 原始管芯502-506的三個設(shè)計數(shù)據(jù)庫。更具體地，提取出的轉(zhuǎn)換后的管芯502'的寄生數(shù)據(jù) 包括管芯502的寄生數(shù)據(jù)，其是使用管芯502的設(shè)計數(shù)據(jù)庫來提取的，并且還包括管芯502 與504之間的管芯間寄生耦合，其是使用管芯502和管芯504的設(shè)計數(shù)據(jù)庫二者來提取的。 提取出的轉(zhuǎn)換后的管芯506'的寄生數(shù)據(jù)包括管芯506的寄生數(shù)據(jù)，其是使用管芯506的設(shè) 計數(shù)據(jù)庫來提取的，并且還包括管芯504與506之間的管芯間寄生耦合，其是使用管芯504
14與管芯506的設(shè)計數(shù)據(jù)庫二者來提取的。提取出的轉(zhuǎn)換后的管芯504'的寄生數(shù)據(jù)包括管 芯504的寄生數(shù)據(jù)，其是使用管芯504的設(shè)計數(shù)據(jù)庫來提取的。管芯504'的寄生數(shù)據(jù)還包 括管芯502與504之間的管芯間寄生耦合，其是使用管芯502和管芯504的設(shè)計數(shù)據(jù)庫二 者來提取的。而且，管芯504'的寄生數(shù)據(jù)包括管芯504與506之間的管芯間寄生耦合，其 是使用管芯504和管芯506的設(shè)計數(shù)據(jù)庫二者來提取的。
諸微,棚翻又 通過使用上述轉(zhuǎn)換以及轉(zhuǎn)換不變的技術(shù)來進行建模和提取，每個提取單元可以生 成獨立的寄生RLC網(wǎng)表文件。 對于管芯間RLC耦合，寄生值可以通過管芯間寄生庫文件的形式來表示。當提取 完成時，可以使用仿真和分析工具來利用上述寄生RLC網(wǎng)表文件和管芯間寄生庫文件執(zhí)行 層級式仿真和分析。在某些實施方式中，可以根據(jù)工藝技術(shù)和布局設(shè)計規(guī)則對這些管芯間 寄生庫文件進行預(yù)先表征。預(yù)先表征可以通過互連RLC寄生提取工具或者其它CAD工具來 完成。每個寄生RLC網(wǎng)表文件和管芯間寄生庫文件可以包含以下寄生值電阻；電阻和電 容；電阻、電容和電感；電阻和電感。 注意，對3D-IC設(shè)計的層級式仿真和分析不需要用于3D-IC設(shè)計的已提取RLC寄 生網(wǎng)表文件的完全集合都可用。反之，可以僅對那些當前可用的RLC寄生網(wǎng)表文件執(zhí)行層 級式仿真和分析。 用于執(zhí)行3D-IC設(shè)計的RLC提取的過程 對于每個提取單元，所提取的寄生網(wǎng)表數(shù)據(jù)可以存儲在內(nèi)部提取數(shù)據(jù)庫中，其保 留與網(wǎng)的每個寄生節(jié)點相關(guān)的所有必要信息。在提取所有提取單元完成之后，這些數(shù)據(jù)庫 中的寄生數(shù)據(jù)可以合并到單個寄生網(wǎng)表輸出文件中，其具有適當?shù)碾姎饩W(wǎng)和節(jié)點連通性以 及正確的寄生值。 圖6給出了示出按照本發(fā)明實施方式的用于執(zhí)行3D-IC管芯的RLC提取的過程的 流程圖。 在操作期間，系統(tǒng)接收3D-IC管芯描述(步驟602)。系統(tǒng)繼而將3D-IC管芯描述 轉(zhuǎn)換為2D-IC管芯描述的集合，其中該轉(zhuǎn)換維持2D-IC管芯描述與3D-IC管芯描述之間的 等價性(步驟604)。注意，該等價性可以包括電氣特性等價性和連通等價性二者。此外， 2D-IC管芯描述的集合包括3D-IC管芯描述內(nèi)的管芯間耦合的效應(yīng)。接下來，對于2D-IC管 芯描述集合中的每個2D-IC管芯描述，系統(tǒng)使用2D-IC提取工具來執(zhí)行電氣特性提取，以獲 得2D-IC RLC網(wǎng)表文件(步驟606)。最后，系統(tǒng)對用于2D-IC管芯描述集合的2D-IC RLC 網(wǎng)表文件的集合進行合并，以形成用于3D-IC管芯描述的合成RLC網(wǎng)表文件(步驟608)。
圖7示出了按照本發(fā)明實施方式的用于執(zhí)行3D-IC管芯的RLC提取的裝置。
裝置702可以包括經(jīng)由有線或者無線通信信道與其它裝置通信的機構(gòu)。具體地， 裝置702可以包括接收機構(gòu)704、轉(zhuǎn)換機構(gòu)706、2D-IC提取工具708以及合并機構(gòu)710。機 構(gòu)可以使用一個或多個集成電路來實現(xiàn)，或者可以實現(xiàn)為通用處理器的模塊。裝置702可 以是計算機系統(tǒng)的一部分。 在某些實施方式中，接收機構(gòu)704可以配置用于接收3D-IC管芯描述；轉(zhuǎn)換機構(gòu) 706可以配置用于將3D-IC管芯描述轉(zhuǎn)換為2D-IC管芯描述的集合，其中所述轉(zhuǎn)換維持 2D-IC管芯描述集合與3D-IC管芯描述之間的等價性；2D-IC提取工具708可以配置用于對2D-IC管芯描述集合中的每個2D-IC管芯描述執(zhí)行電氣特性提取，以獲得2D-IC RLC網(wǎng)表文 件；而合并機構(gòu)710可以配置用于對用于2D-IC管芯描述集合的2D-IC RLC網(wǎng)表文件的集 合進行合并，以形成用于3D-IC管芯描述的RLC網(wǎng)表文件。
某于硅插入物的3D-IC樽塊 硅插入物提供了用于將多個IC管芯集成到單個芯片模塊或者封裝中的電氣界面 和集成平臺。圖8A示出了按照本發(fā)明實施方式的基于硅插入物的芯片模塊800，其包括硅 插入物802以及兩個IC管芯804和806。 如圖8A所示，硅插入物802具有雙側(cè)襯底結(jié)構(gòu)，其進一步包括頂部全局層疊置體 808、底部全局層疊置體810以及布置在頂部全局層疊置體和底部全局層疊置體之間的襯 底812。全局層疊置體808和810二者通常都包括多個金屬層，其可以用來分發(fā)信號以及對 安裝在硅插入物802表面上的多個IC管芯進行互連。在某些實施方式中，每個全局層疊置 體還可以包括一個或多個活躍層。而且，管芯804和806水平地集成在硅插入物802的頂 部全局層疊置體808上。這兩個管芯通過管芯與硅插入物802之間的鍵合片814和816、頂 部全局層疊置體808中的通道818和820以及頂部全局層疊置體808中的布線822來進行 電耦合。在某些實施方式中，可以使用底部全局層疊置體810來與封裝對接。
注意，頂部和底部全局層疊置體通過兩個TSV 824和826電耦合。注意，利用這些 TSV，來自封裝的信號可以分發(fā)至硅插入物802前側(cè)上的管芯804和806。因此，硅插入物 802基本上是具有雙側(cè)襯底結(jié)構(gòu)的TSV管芯。而且，每個管芯(管芯804或者管芯806)和 硅插入物802形成了 3D-IC管芯疊置體。因此，整個芯片模塊800是3D-IC模塊，其可以使 用上文描述的3D-IC RLC提取技術(shù)來進行提取。例如，可以使用上文描述的管芯到管芯的 轉(zhuǎn)換，將芯片模塊800從鍵合界面828附近的硅插入物802分解為獨立的管芯804和管芯 806。接著，具有TSV的硅插入物802可以通過上述的TSV轉(zhuǎn)換而分解為輸入提取單元。繼 而使用2D-IC提取工具對芯片模塊800的所有已分解提取單元進行個體地提取并且可以對 個體的RLC寄生網(wǎng)表文件進行合并以生成基于硅插入物的芯片模塊800的合成RLC寄生網(wǎng) 表文件。 圖8B示出了按照本發(fā)明實施方式的基于硅插入物的芯片模塊830，其包括硅插入 物832以及兩個3D-IC管芯疊置體834和836。 如圖8B所示，硅插入物832也具有雙側(cè)襯底結(jié)構(gòu)。3D-IC管芯疊置體834和836 按照管芯804和806與硅插入物802集成的相同方式與硅插入物832集成。然而，3D-IC管 芯疊置體834還包括頂部管芯838和底部TSV管芯840，其通過鍵合垂直地集成；并且3D-IC 管芯疊置體836還包括頂部管芯842和底部TSV管芯844，其通過鍵合垂直集成。因此，整 個芯片模塊830是一個3D-IC模塊，其可以使用上文描述的3D-IC RLC提取技術(shù)來進行提 取。 例如，可以使用上文描述的多管芯轉(zhuǎn)換過程在鍵合界面846和848附近分解芯片 模塊830，這將會把硅插入物832與TSV、管芯838、管芯842、TSV管芯840以及TSV管芯844 分離開。接下來，使用上文描述的TSV轉(zhuǎn)換對每個TSV管芯進行進一步分解。繼而可以使 用2D-IC提取工具獨立地對芯片模塊830的所有已分解提取單元進行提取，并且可以合并 個體RLC寄生網(wǎng)表文件，以生成用于基于插入物的芯片模塊830的合成RLC寄生網(wǎng)表文件。
注意，盡管已經(jīng)在圖8A和圖8B所示的芯片模塊800和830的上下文中描述了提取基于硅插入物的3D-IC模塊，但是本發(fā)明可以一般性地適用于任何類型的基于硅插入物 的3D-IC模塊。因此，本發(fā)明并不限于如圖8A和圖8B所示出的基于硅插入物的3D-IC模 塊的特定配置。 給出對本發(fā)明實施方式的上文描述僅僅是出于說明和描述的目的。其并非意在窮 盡或者將本發(fā)明限于所公開的形式。因此，很多修改和變化對于本領(lǐng)域技術(shù)人員而言將是 易見的。而且，上述公開內(nèi)容并非意在限制本發(fā)明。本發(fā)明的范圍由所附權(quán)利要求書限定。
權(quán)利要求
一種用于執(zhí)行三維集成電路(3D-IC)管芯的RLC提取的方法，所述方法包括接收3D-IC管芯描述；將所述3D-IC管芯描述轉(zhuǎn)換為2D-IC管芯描述集合，其中所述轉(zhuǎn)換維持所述2D-IC管芯描述集合與所述3D-IC管芯描述之間的等價性；對于所述2D-IC管芯描述集合中的每個2D-IC管芯描述，使用2D-IC提取工具來執(zhí)行電氣特性提取，以獲得2D-IC RLC網(wǎng)表文件；以及合并用于所述2D-IC管芯描述集合的2D-IC RLC網(wǎng)表文件的集合，以形成用于所述3D-IC管芯描述的RLC網(wǎng)表文件。
2. 如權(quán)利要求l的方法，其中所述3D-IC管芯描述包括過硅通道(TSV)管芯，其中所述 TSV管芯進一步包括前側(cè)層疊置體，其包括頂部金屬層； 后側(cè)層疊置體，其包括至少一個后側(cè)金屬層；雙側(cè)襯底，其布置在所述前側(cè)層疊置體與所述后側(cè)層疊置體之間；以及 TSV，其穿過所述雙側(cè)襯底，并且將所述前側(cè)層疊置體與所述后側(cè)層疊置體電氣地耦合。
3. 如權(quán)利要求2的方法，其中將所述3D-IC管芯描述轉(zhuǎn)換為2D-IC管芯描述集合包括 將所述TSV管芯轉(zhuǎn)換為一個或多個2D-IC管芯描述。
4. 如權(quán)利要求3的方法，其中將所述TSV管芯轉(zhuǎn)換為一個或多個2D-IC管芯描述包括 將所述TSV管芯的所述后側(cè)層疊置體投影到所述前側(cè)層疊置體之上，以創(chuàng)建虛擬前側(cè)層疊置體，從而移除所述后側(cè)層疊置體，由此將所述雙側(cè)襯底轉(zhuǎn)換為單側(cè)襯底；以及將所述TSV耦合至所述虛擬前側(cè)層疊置體，同時將所述TSV從所述單側(cè)襯底去耦合，從 而將所述TSV管芯轉(zhuǎn)換為2D-IC管芯描述。
5. 如權(quán)利要求3的方法，其中將所述TSV管芯轉(zhuǎn)換為一個或多個2D-IC管芯描述進一 步包括通過以下方式來維持所述TSV管芯與所述2D-IC管芯描述之間的等價性創(chuàng)建虛擬 襯底屏蔽層，其是布置在所述虛擬前側(cè)層疊置體與所述前側(cè)層疊置體的所述頂部金屬層之 間的導(dǎo)體層，其中所述TSV穿過所述虛擬襯底屏蔽層。
6. 如權(quán)利要求5的方法，其中所述虛擬襯底屏蔽層對于所述前側(cè)層疊置體而言是不可 見的。
7. 如權(quán)利要求1的方法，其中所述3D-IC管芯描述包括管芯疊置體，其中所述管芯疊置 體進一步包括第一管芯；與所述第一管芯鄰近的第二管芯； 將所述第一管芯和所述第二管芯互連的TSV。
8. 如權(quán)利要求7的方法，其中將所述3D-IC管芯描述轉(zhuǎn)換為所述2D-IC管芯描述集合 包括將所述管芯疊置體轉(zhuǎn)換為至少兩個獨立管芯。
9. 如權(quán)利要求8的方法，其中將所述管芯疊置體轉(zhuǎn)換為至少兩個獨立的管芯包括 標識所述第一管芯與所述第二管芯之間的轉(zhuǎn)換邊界；將所述第一管芯與所述第二管芯分離，以分別創(chuàng)建第一轉(zhuǎn)換后的管芯和第二轉(zhuǎn)換后的 管芯，其中所述第一轉(zhuǎn)換后的管芯包括所述第一管芯以及所述第二管芯中鄰近所述轉(zhuǎn)換邊 界的至少一個金屬層；其中所述第二轉(zhuǎn)換后的管芯包括所述第二管芯以及所述第一管芯中鄰近所述轉(zhuǎn)換邊 界的至少一個金屬層；其中包括來自鄰近管芯的至少一個金屬層有助于維持兩個轉(zhuǎn)換后的管芯與所述管芯 疊置體之間的等價性。
10. 如權(quán)利要求9的方法，其中所述轉(zhuǎn)換邊界可以是在3D-IC管芯描述的面對面配置中，所述第一管芯中的頂部金屬層與所述第二管芯中 的頂部金屬層之間的界面；在3D-IC管芯描述的面對背配置中，所述第一管芯中的后側(cè)金屬層與所述第二管芯中 的頂部金屬層之間的界面；或者在3D-IC管芯描述的背對背配置中，所述第一管芯的后側(cè)金屬層與所述第二管芯中的 后側(cè)金屬層之間的界面。
11. 如權(quán)利要求9的方法，其中所述第一管芯是TSV管芯。
12. 如權(quán)利要求9的方法，其中所述方法進一步包括將每個轉(zhuǎn)換后的管芯轉(zhuǎn)換為一個 或多個2D-IC管芯描述。
13. 如權(quán)利要求l的方法，其中所述2D-IC管芯描述集合與所述3D-IC管芯描述之間的所述等價性可以包括電氣屬性等價性；以及連通等價性。
14. 如權(quán)利要求l的方法，其中所述TSV管芯包括硅插入物管芯。
15. —種用于執(zhí)行三維集成電路(3D-IC)管芯的RLC提取的設(shè)備，包括 接收裝置，用于接收3D-IC管芯描述；轉(zhuǎn)換裝置，用于將所述3D-IC管芯描述轉(zhuǎn)換為2D-IC管芯描述集合，其中所述轉(zhuǎn)換維持 所述2D-IC管芯描述集合與所述3D-IC管芯描述之間的等價性；提取裝置，用于針對所述2D-IC管芯描述集合中的每個2D-IC管芯描述，使用2D-IC提 取工具來執(zhí)行電氣特性提取，以獲得2D-ICRLC網(wǎng)表文件；以及網(wǎng)表文件合并裝置，用于合并用于所述2D-IC管芯描述集合的2D-IC RLC網(wǎng)表文件的 集合，以形成用于所述3D-IC管芯描述的RLC網(wǎng)表文件。
16. 如權(quán)利要求15的設(shè)備，其中所述3D-IC管芯描述包括過硅通道(TSV)管芯，其中所 述TSV管芯進一步包括前側(cè)層疊置體，其包括頂部金屬層； 后側(cè)層疊置體，其包括至少一個后側(cè)金屬層；雙側(cè)襯底，其布置在所述前側(cè)層疊置體與所述后側(cè)層疊置體之間；以及 TSV，其穿過所述雙側(cè)襯底，并且將所述前側(cè)層疊置體與所述后側(cè)層疊置體電氣地耦合。
17. 如權(quán)利要求16的設(shè)備，其中所述轉(zhuǎn)換裝置包括第一轉(zhuǎn)換裝置，用于將所述TSV管芯轉(zhuǎn)換為一個或多個2D-IC管芯描述。
18. 如權(quán)利要求17的設(shè)備，其中所述第一轉(zhuǎn)換裝置包括投影裝置，用于將所述TSV管芯的所述后側(cè)層疊置體投影到所述前側(cè)層疊置體之上， 以創(chuàng)建虛擬前側(cè)層疊置體，從而移除所述后側(cè)層疊置體，由此將所述雙側(cè)襯底轉(zhuǎn)換為單側(cè) 襯底；以及耦合與去耦合裝置，用于將所述TSV耦合至所述虛擬前側(cè)層疊置體，同時將所述TSV從 所述單側(cè)襯底去耦合，從而將所述TSV管芯轉(zhuǎn)換為2D-IC管芯描述。
19. 如權(quán)利要求17的設(shè)備，其中所述第一轉(zhuǎn)換裝置包括等價性維持裝置，用于維持所述TSV管芯與所述2D-IC管芯描述之間的等價性，所述等 價性維持裝置包括虛擬襯底屏蔽層創(chuàng)建裝置，用于創(chuàng)建虛擬襯底屏蔽層，其是布置在所述虛擬前側(cè)層疊 置體與所述前側(cè)層疊置體的所述頂部金屬層之間的導(dǎo)體層，其中所述TSV穿過所述虛擬襯 底屏蔽層。
20. 如權(quán)利要求19的設(shè)備，其中所述虛擬襯底屏蔽層對于所述前側(cè)層疊置體而言是不 可見的。
21. 如權(quán)利要求15的設(shè)備，其中所述3D-IC管芯描述包括管芯疊置體，其中所述管芯疊 置體進一步包括第一管芯；與所述第一管芯鄰近的第二管芯； 將所述第一管芯和所述第二管芯互連的TSV。
22. 如權(quán)利要求21的設(shè)備，其中所述轉(zhuǎn)換裝置包括 第二轉(zhuǎn)換裝置，用于將所述管芯疊置體轉(zhuǎn)換為至少兩個獨立管芯。
23. 如權(quán)利要求22的設(shè)備，其中所述第二轉(zhuǎn)換裝置包括 轉(zhuǎn)換邊界標識裝置，用于標識所述第一管芯與所述第二管芯之間的轉(zhuǎn)換邊界； 管芯分離裝置，用于將所述第一管芯與所述第二管芯分離，以分別創(chuàng)建第一轉(zhuǎn)換后的管芯和第二轉(zhuǎn)換后的管芯，其中，所述第一轉(zhuǎn)換后的管芯包括所述第一管芯以及所述第二管芯中鄰近所述轉(zhuǎn)換邊 界的至少一個金屬層；其中，所述第二轉(zhuǎn)換后的管芯包括所述第二管芯以及所述第一管芯中鄰近所述轉(zhuǎn)換邊 界的至少一個金屬層；其中，包括來自鄰近管芯的至少一個金屬層有助于維持兩個轉(zhuǎn)換后的管芯與所述管芯 疊置體之間的等價性。
24. 如權(quán)利要求23的設(shè)備，其中所述轉(zhuǎn)換邊界可以是在3D-IC管芯描述的面對面配置中，所述第一管芯中的頂部金屬層與所述第二管芯中 的頂部金屬層之間的界面；在3D-IC管芯描述的面對背配置中，所述第一管芯中的后側(cè)金屬層與所述第二管芯中 的頂部金屬層之間的界面；或者在3D-IC管芯描述的背對背配置中，所述第一管芯的后側(cè)金屬層與所述第二管芯中的 后側(cè)金屬層之間的界面。
25. 如權(quán)利要求23的設(shè)備，其中所述第一管芯是TSV管芯。
26. 如權(quán)利要求23的設(shè)備，進一步包括第三轉(zhuǎn)換裝置，用于將每個轉(zhuǎn)換后的管芯轉(zhuǎn)換為一個或多個2D-IC管芯描述。
27. 如權(quán)利要求15的設(shè)備，其中所述2D-IC管芯描述集合與所述3D-IC管芯描述之間 的所述等價性可以包括電氣特性等價性；以及 連通等價性。
28. 如權(quán)利要求16的設(shè)備，其中所述TSV管芯包括硅插入物管芯。
29. —種用于執(zhí)行三維集成電路(3D-IC)管芯的RLC提取的裝置，包括 處理器；存儲器；接收機構(gòu)，其配置用于接收3D-IC管芯描述；轉(zhuǎn)換機構(gòu)，其配置用于將所述3D-IC管芯描述轉(zhuǎn)換為2D-IC管芯描述集合，其中所述轉(zhuǎn) 換維持所述2D-IC管芯描述集合與所述3D-IC管芯描述之間的等價性；2D-IC提取工具，其配置用于對所述2D-IC管芯描述集合中的每個2D-IC管芯描述執(zhí)行 電氣特性提取，以獲得2D-IC RLC網(wǎng)表文件；以及合并機構(gòu)，其配置用于合并用于所述2D-IC管芯描述集合的2D-IC RLC網(wǎng)表文件的集 合，以形成用于所述3D-IC管芯描述的RLC網(wǎng)表文件。
全文摘要
本發(fā)明涉及用于執(zhí)行三維集成電路(3D-IC)設(shè)計的RLC建模和提取的方法和裝置。具體地，本發(fā)明的一個實施方式提供一種用于執(zhí)行3D-IC管芯的RLC提取的系統(tǒng)。在操作期間，該系統(tǒng)接收3D-IC管芯描述。系統(tǒng)繼而將3D-IC管芯描述轉(zhuǎn)換為2D-IC管芯描述集合，其中所述轉(zhuǎn)換維持所述2D-IC管芯描述集合與所述3D-IC管芯描述之間的等價性。接下來，對于所述2D-IC管芯描述集合中的每個2D-IC管芯描述，系統(tǒng)使用2D-IC提取工具來執(zhí)行電氣特性提取，以獲得2D-IC RLC網(wǎng)表文件。系統(tǒng)繼而合并用于2D-IC管芯描述集合的2D-IC RLC網(wǎng)表文件的集合，以形成用于所述3D-IC管芯描述的RLC網(wǎng)表文件。
文檔編號G06F17/50GK101794327SQ20091021130
公開日2010年8月4日 申請日期2009年10月30日 優(yōu)先權(quán)日2009年1月30日
發(fā)明者B·比斯瓦斯, C·C·奇昂, M·科希, 秋貝芳, 胡曉平, 陳求實 申請人:新思科技有限公司