專利名稱：顯示控制電路的制作方法
技術領域：
本發(fā)明涉及一種顯示控制電路。
技術背景在小型中央處理器(Central Processing Unit, CPU)產(chǎn)品設計過程中，例如8086、 ARM及MIPS等小型中央處理器，通常利用計算機中央處理器的通用輸入輸出端口 (General Port 1/0， GPIO)來控制一顯示裝置，例如液晶顯示器(Liquid Crystal Display, LCD) 或七段發(fā)光二極管(Light Emitting Diode, LED)等，將中央處理器的傳輸數(shù)據(jù)顯示。但是中央處理器的通用輸入輸出端口引腳有限，而通常一個七段發(fā)光二極管就需要占用 九個引腳，當需要連接的七段發(fā)光二極管數(shù)量較多時，所述中央處理器的通用輸入輸出端口就難以滿足需要。發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種顯示控制電路，利用中央處理器的總線來控制顯示器， 避免使用通用輸入輸出端口進行數(shù)據(jù)傳輸。一種顯示控制電路，其包括一中央處理器、 一信號總線、 一地址總線、 一數(shù)據(jù)總線、一 鎖存器單元及一顯示單元，所述中央處理器通過所述信號總線與所述鎖存器單元連接，控制 所述鎖存器單元是否選定有效，并且通過所述地址總線與所述鎖存器單元連接，控制所述鎖 存器單元是否接收數(shù)據(jù)，所述中央處理器還通過所述數(shù)據(jù)總線依次和所述鎖存器單元與所述 顯示單元連接，在所述鎖存器被選定有效且接收數(shù)據(jù)時向所述顯示單元傳輸數(shù)據(jù)。上述顯示控制電路的信號總線和地址總線控制所述鎖存器單元是否選定有效，并在所述 鎖存器單元被選定有效時將數(shù)據(jù)總線的傳輸數(shù)據(jù)傳輸?shù)剿鲲@示單元，不受通用輸入輸出端 口引腳的限制。


下面結合附圖及較佳實施方式對本發(fā)明作進一步詳細描述 圖l是本發(fā)明顯示控制電路較佳實施方式的框圖。 圖2是本發(fā)明顯示控制電路較佳實施方式的電路圖。
具體實施方式
參考圖l， 一種顯示控制電路IO，其包括一中央處理器12、 一信號總線14、 一地址總線16、 一數(shù)據(jù)總線18、 一鎖存器單元20及一顯示單元22，所述中央處理器12通過所述信號總線 14與所述鎖存器單元20連接，控制所述鎖存器單元20是否選定有效，所述中央處理器12通過 所述地址總線16與所述鎖存器單元20連接，控制所述鎖存器單元20是否接收數(shù)據(jù)，所述中央 處理器12還依次通過所述數(shù)據(jù)總線18和所述鎖存器單元20與所述顯示單元22連接，在所述鎖 存器單元20選定有效且接收數(shù)據(jù)時向所述顯示單元22傳輸數(shù)據(jù)。繼續(xù)參考圖2，所述信號總線14包括一寫入信號線Write及一芯片選擇信號線PCS，所述 鎖存器單元20包括一第一鎖存器Latchl、 一第二鎖存器Latch2、 一第三鎖存器Latch3及一第 四鎖存器Latch4，所述顯示單元22包括一第一七段發(fā)光二極管L1、 一第二七段發(fā)光二極管 L2、 一第三七段發(fā)光二極管L3及一第四七段發(fā)光二極管L4，所述顯示控制電路10還包括四個 總線開關ENBrENB4。所述寫入信號線Write及芯片選擇信號線PCS分別通過一非門Ul、 U2與一與非門U3的一輸 入引腳連接，所述與非門U3的輸出引腳與所述第一至第四鎖存器Latch廣Latch4的鎖存使能 端LE連接；所述地址總線16通過總線開關ENBl與所述第一鎖存器Latchl的輸入使能端IE連接 ，所述芯片選擇信號線PCS控制所述總線開關ENB1的導通；所述數(shù)據(jù)總線18通過所述鎖存器 Latchl與所述第一七段發(fā)光二極管Ll完成數(shù)據(jù)傳輸。同樣的，所述地址總線16還分別通過所述總線開關ENB2 ENB4與所述第二至第四鎖存器 Latch2 Latch4的輸入使能端IE連接，所述芯片選擇信號線PCS還分別控制所述總線開關 ENB2 ENB4的導通；所述數(shù)據(jù)總線18還分別通過所述第二至第四鎖存器Latch2 Latch4對應與 所述第二至第四七段發(fā)光二極管L2 L4連接。所述地址總線16包括4位地址位ArA4，所述地址位ArA4分別通過所述總線開關 ENB廣ENB4與所述第一至第四鎖存器Latch廣Latch4對應，用來選定所述第一至第四鎖存器 Latch廣Latch4輸入有效，所述第一至第四鎖存器Latch廣Latch4的輸入使能端IE為低電平有 效，所述地址位ArA4中任一位為低電平時，對應的鎖存器即被選定輸入有效，例如地址位 A廣A4中1110、 1101、 1011及0111分別對應第一至第四鎖存器Latch廣Latch4被選定輸入有效 ，而1100則表示所述第一和第二鎖存器Latchl和Latch2同時選定。中央處理器12開始工作后，當寫入信號線Write及芯片選擇信號線PCS上均為低電平信號 時，所述第一至第四鎖存器Latch廣Latch4被選定，此時所述總線開關ENB廣ENB4均導通，所 述第一至第四鎖存器Latch廣Latch4中的一個或幾個被地址總線16選定輸入有效，所述數(shù)據(jù) 總線18中的數(shù)據(jù)通過被選定輸入有效的鎖存器傳輸?shù)綄钠叨伟l(fā)光二極管。因此，所述顯示控制電路10可通過信號總線14和地址總線16在所述第一至第四鎖存器Latchl Latch4進行選擇，并將所述數(shù)據(jù)總線18中的數(shù)據(jù)傳輸?shù)綄钠叨伟l(fā)光二極管。
權利要求
1. 一種顯示控制電路，其包括一中央處理器、一信號總線、一地址總線、一數(shù)據(jù)總線、一鎖存器單元及一顯示單元，所述中央處理器通過所述信號總線與所述鎖存器單元連接，控制所述鎖存器單元是否選定有效，并且通過所述地址總線與所述鎖存器單元連接，控制所述鎖存器單元是否接收數(shù)據(jù)，所述中央處理器還通過所述數(shù)據(jù)總線依次和所述鎖存器單元與所述顯示單元連接，在所述鎖存器被選定有效且接收數(shù)據(jù)時向所述顯示單元傳輸數(shù)據(jù)。
全文摘要
一種顯示控制電路，其包括一中央處理器、一信號總線、一地址總線、一數(shù)據(jù)總線、一鎖存器單元及一顯示單元，所述中央處理器通過所述信號總線與所述鎖存器單元連接，控制所述鎖存器單元是否選定有效，并且通過所述地址總線與所述鎖存器單元連接，控制所述鎖存器單元是否接收數(shù)據(jù)，所述中央處理器還通過所述數(shù)據(jù)總線依次和所述鎖存器單元與所述顯示單元連接，在所述鎖存器被選定有效且接收數(shù)據(jù)時向所述顯示單元傳輸數(shù)據(jù)。上述顯示控制電路的信號總線和地址總線控制所述鎖存器單元是否選定有效，并在所述鎖存器單元被選定有效時將數(shù)據(jù)總線的傳輸數(shù)據(jù)傳輸?shù)剿鲲@示單元，不受通用輸入輸出端口引腳的限制。
文檔編號G06F13/40GK101236545SQ20071020013
公開日2008年8月6日 申請日期2007年1月30日 優(yōu)先權日2007年1月30日
發(fā)明者謝明志, 趙國勝 申請人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司