專利名稱：消除信號(hào)毛刺的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)處理技術(shù)領(lǐng)域，具體涉及一種消除信號(hào)毛刺的裝置和方法。
背景技術(shù)：
半導(dǎo)體工藝的進(jìn)步，使得電子系統(tǒng)工作頻率越來越高，集成在同一平臺(tái)甚至片上集成系統(tǒng)(SoC)上的射頻、模擬和數(shù)字構(gòu)件越來越多。從而導(dǎo)致芯片的接口信號(hào)越來越易受到干擾，產(chǎn)生毛刺。所謂毛刺，就是寬度小于定義的最小寬度的信號(hào)。如何消除毛刺已經(jīng)成為芯片接口模塊設(shè)計(jì)中最普遍的問題。
圖1給出了毛刺產(chǎn)生的過程示意圖，如圖1所示，芯片1的輸出信號(hào)經(jīng)過芯片1的輸出電路、信號(hào)傳輸線和芯片2的輸入電路后生成輸入信號(hào)，該輸入信號(hào)上往往有毛刺。
毛刺的產(chǎn)生途徑主要有如下三種途徑一、信號(hào)本身就有毛刺。如圖1所示，當(dāng)輸出信號(hào)1、2不通過寄存器輸出，而通過組合邏輯輸出時(shí)，輸出信號(hào)1、2中往往就有毛刺。
途徑二、信號(hào)在信號(hào)傳輸線上傳輸時(shí)產(chǎn)生毛刺。如圖1所示，射頻噪聲源在信號(hào)傳輸線上會(huì)感應(yīng)出毛刺，或者信號(hào)傳輸線之間的信號(hào)串?dāng)_也會(huì)產(chǎn)生毛刺，等等。
途徑三、信號(hào)經(jīng)輸入電路處理后也可能會(huì)產(chǎn)生毛刺。如圖1所示，若輸入到芯片2的信號(hào)的上升沿或下降沿持續(xù)時(shí)間較長(zhǎng)如達(dá)到微秒級(jí)，則輸入電路輸出的輸入信號(hào)1、2在輸入電路閾值門限附近可能會(huì)產(chǎn)生毛刺。
圖2給出了信號(hào)在輸入電路閾值門限附近產(chǎn)生毛刺的示意圖，如圖2所示，Vin為輸入到輸入電路的信號(hào)，Vout為輸入電路輸出的信號(hào)，Vht是高電平門限，當(dāng)Vin＞＝Vht時(shí)，Vout＝1；Vlt是低電平門限，當(dāng)Vin＜＝Vlt時(shí)，Vout＝0；而當(dāng)Vht＞Vin＞Vlt時(shí)，則Vout不能得到穩(wěn)定的數(shù)值，可能為0也可能為l，從而產(chǎn)生毛刺?？梢钥闯鰣D2中存在3個(gè)毛刺。
信號(hào)中的毛刺往往會(huì)造成后續(xù)邏輯的誤動(dòng)作，因此，必須消除信號(hào)中的毛刺。根據(jù)毛刺產(chǎn)生的途徑和后續(xù)電路各自的特性有很多毛刺消除方法。其中，針對(duì)毛刺產(chǎn)生的途徑，通常有如下三種消除毛刺的方法1)針對(duì)途徑一，可以要求信號(hào)通過寄存器輸出，而不通過組合邏輯輸出；2)針對(duì)途徑二，可以在系統(tǒng)設(shè)計(jì)時(shí)，控制射頻干擾源的強(qiáng)度和距離，控制信號(hào)線之間的串?dāng)_，等等；3)針對(duì)途徑三，可以在輸入電路上加入施密特比較器。
若不能控制毛刺產(chǎn)生的各個(gè)途徑，則需要專門的電路來消除毛刺。根據(jù)后續(xù)電路對(duì)輸入信號(hào)的不同要求，往往有不同的毛刺消除方法，例如1)若要求輸入信號(hào)和輸出信號(hào)同步，則可以僅關(guān)心時(shí)鐘沿附近的毛刺去除；2)若后續(xù)電路僅關(guān)心輸入到自身的信號(hào)的上升沿或下降沿，則可以專門去除上升沿或下降沿上的毛刺；3)若后續(xù)電路若僅對(duì)輸入的電平信號(hào)敏感，則可以采用舉手表決的方法去除毛刺。
以上所述去除毛刺的方法的主要不足在于，每種方法都僅適用于特定的應(yīng)用場(chǎng)景，不是一個(gè)通用的毛刺消除方法，適應(yīng)面較窄。

發(fā)明內(nèi)容
本發(fā)明提供一種消除信號(hào)毛刺的裝置和方法，以擴(kuò)大毛刺消除的應(yīng)用范圍。
本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的
一種消除信號(hào)毛刺的裝置，包括信號(hào)延遲采樣電路和無毛刺信號(hào)生成電路，其中信號(hào)延遲采樣電路，用于接收待消除毛刺的接口信號(hào)，確定延遲級(jí)數(shù)，根據(jù)確定的延遲級(jí)數(shù)對(duì)該接口信號(hào)進(jìn)行延遲處理，將經(jīng)延遲處理得到的延遲信號(hào)輸入到無毛刺信號(hào)生成電路；無毛刺信號(hào)生成電路，用于對(duì)輸入的各級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，根據(jù)邏輯或操作結(jié)果和邏輯與操作結(jié)果得到無毛刺的信號(hào)。
所述信號(hào)延遲采樣電路包括N+m個(gè)鎖存器，且，m為自然數(shù)，N為待消除毛刺的最大寬度除以Tclk-q后進(jìn)行向上取整數(shù)得到的值，其中，Tclk-q為鎖存器的時(shí)鐘端出現(xiàn)有效沿的時(shí)刻至鎖存器的輸出發(fā)生變化的時(shí)刻之間的時(shí)長(zhǎng)，其中所述各鎖存器的數(shù)據(jù)輸入端接所述接口信號(hào)的有效電平，第一級(jí)鎖存器的時(shí)鐘端接待消除毛刺的接口信號(hào)，復(fù)位端通過一個(gè)反相器與待消除毛刺的接口信號(hào)相接；第二級(jí)及第二級(jí)以后級(jí)鎖存器的時(shí)鐘端接前一級(jí)鎖存器的輸出端，復(fù)位端通過一個(gè)反相器與前一級(jí)鎖存器的輸出端相接；第m+1～N+m級(jí)鎖存器的輸出端與無毛刺信號(hào)生成電路相接。
所述無毛刺信號(hào)生成電路包括與門、或門和鎖存器，其中與門的各輸入端分別與信號(hào)延遲采樣電路輸出的其中一級(jí)延遲信號(hào)連接；或門的各輸入端分別與信號(hào)延遲采樣電路輸出的其中一級(jí)延遲信號(hào)連接；或門的輸出端與所述鎖存器的時(shí)鐘端相接，與門的輸出端通過一個(gè)反相器與所述鎖存器的復(fù)位端相接，所述鎖存器的數(shù)據(jù)輸入端接所述接口信號(hào)的有效電平。
所述鎖存器為D觸發(fā)器。
一種消除信號(hào)毛刺的方法，包括A、根據(jù)待消除毛刺的最大寬度，確定延遲級(jí)數(shù)，根據(jù)該延遲級(jí)數(shù)對(duì)待消除毛刺的接口信號(hào)進(jìn)行延遲處理；B、對(duì)經(jīng)延遲處理得到的各級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，根據(jù)邏輯與操作結(jié)果和邏輯或操作結(jié)果得到無毛刺的信號(hào)。
步驟A所述確定延遲級(jí)數(shù)包括M＝N+m，其中，M為確定的延遲級(jí)數(shù)；N為待消除毛刺的最大寬度除以Tclk-q后進(jìn)行向上取整數(shù)得到的值，其中，Tclk-q為鎖存器的時(shí)鐘端出現(xiàn)有效沿的時(shí)刻至鎖存器的輸出發(fā)生變化的時(shí)刻之間的時(shí)長(zhǎng)；m為自然數(shù)。
所述m為0～10之間的任一值。
所述步驟B包括對(duì)第m+1～N+m級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，當(dāng)邏輯或操作結(jié)果出現(xiàn)下降沿時(shí)，確定無毛刺信號(hào)開始下降；當(dāng)邏輯與操作結(jié)果出現(xiàn)上升沿時(shí)，確定毛刺信號(hào)開始上升；當(dāng)邏輯或操作結(jié)果未出現(xiàn)下降沿且邏輯與操作結(jié)果未出現(xiàn)上升沿時(shí)，確定無毛刺信號(hào)保持不變。
與現(xiàn)有技術(shù)相比，本發(fā)明首先根據(jù)待消除毛刺的最大寬度，確定延遲級(jí)數(shù)，根據(jù)該延遲級(jí)數(shù)對(duì)待消除毛刺的接口信號(hào)進(jìn)行延遲處理，然后對(duì)經(jīng)延遲處理得到的各級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，根據(jù)邏輯與操作結(jié)果和邏輯或操作結(jié)果得到消除了毛刺的信號(hào)。本發(fā)明對(duì)于各種途徑產(chǎn)生的毛刺都可以去除，適應(yīng)范圍廣。


圖1為毛刺產(chǎn)生的過程示意圖；圖2為在輸入電路閾值門限附近產(chǎn)生毛刺的示意圖；圖3為本發(fā)明實(shí)施例提供的消除信號(hào)毛刺的裝置圖；圖4是本發(fā)明實(shí)施例毛刺消除的波形圖。
具體實(shí)施例方式
下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明再作進(jìn)一步詳細(xì)的說明。
圖3為本發(fā)明實(shí)施例提供的消除信號(hào)中的毛刺的裝置圖，如圖3所示，其主要包括信號(hào)延遲采樣電路和無毛刺信號(hào)生成電路，其中信號(hào)延遲采樣電路用于對(duì)輸入的待消除毛刺的接口信號(hào)進(jìn)行N+m級(jí)延遲處理，相鄰兩級(jí)的延遲時(shí)長(zhǎng)等于Tclk-q，將經(jīng)第m+1～N+m級(jí)延遲處理得到的第m+1～m+N級(jí)延遲信號(hào)輸出到無毛刺信號(hào)生成電路。
這里，Tclk-q為鎖存器的時(shí)鐘端出現(xiàn)有效沿即上升沿或下降沿的時(shí)刻至鎖存器的輸出發(fā)生變化的時(shí)刻之間的時(shí)長(zhǎng)；N為待消除的毛刺的最大寬度除以Tclk-q后進(jìn)行向上取整數(shù)得到的值；m為自然數(shù)，通常m取0～10之間的值。信號(hào)延遲采樣電路中進(jìn)行的前m級(jí)鎖存操作是為了消除接口信號(hào)的亞穩(wěn)態(tài)。在圖3所示實(shí)施例中，N＝3，m＝2。
具體地，若接口信號(hào)的初始電平為高電平，則鎖存器的有效沿為下降沿；若接口信號(hào)的初始電平為低電平，則鎖存器的有效沿為上升沿。
無毛刺信號(hào)生成電路用于接收信號(hào)延遲采樣電路輸出的第m+1～N+m級(jí)的延遲信號(hào)，分別對(duì)該第m+1～N+m級(jí)延遲信號(hào)進(jìn)行邏輯與操作和邏輯或操作；并在邏輯或操作結(jié)果出現(xiàn)下降沿時(shí)，確定最終輸出的無毛刺信號(hào)開始下降，在邏輯與操作結(jié)果出現(xiàn)上升沿時(shí)，確定無毛刺信號(hào)開始上升，在邏輯或操作結(jié)果未出現(xiàn)下降沿且邏輯與操作結(jié)果未出現(xiàn)上升沿時(shí)，確定無毛刺信號(hào)保持不變。
以下以圖3為例，對(duì)信號(hào)延遲采樣電路和無毛刺信號(hào)生成電路的具體組成進(jìn)行詳細(xì)說明信號(hào)延遲采樣電路由N+m個(gè)鎖存器組成，其中，N為待消除的毛刺的最大寬度除以Tclk-q后進(jìn)行向上取整數(shù)得到的值；m為自然數(shù)，通常m取0～10之間的值。在圖3中，鎖存器為D觸發(fā)器，且設(shè)定N＝3，m＝2，則信號(hào)延遲采樣電路由5個(gè)D觸發(fā)器D1～D5組成，其中，D1～D2為去亞穩(wěn)態(tài)鎖存器，并設(shè)定圖3中接口信號(hào)的有效電平為低電平，則鎖存器的有效沿為下降沿，其中每個(gè)鎖存器的數(shù)據(jù)輸入端都接到接口信號(hào)的有效電平，如圖3所示，每個(gè)D觸發(fā)器的數(shù)據(jù)輸入端都接到低電平；第一級(jí)鎖存器如圖3中的D1的時(shí)鐘端接到接口信號(hào)，第一級(jí)鎖存器如圖3中的D1的復(fù)位端通過一個(gè)反相器與接口信號(hào)相連；第二級(jí)及第二級(jí)以后的鎖存器的時(shí)鐘端和前一級(jí)鎖存器的輸出端相連，如圖3中的D2～D5的時(shí)鐘端和前一級(jí)D觸發(fā)器的輸出端相連，第二級(jí)及第二級(jí)以后的鎖存器的復(fù)位端通過一個(gè)反相器和前一級(jí)鎖存器的輸出端相連，如圖3中的D2～D5的復(fù)位端通過一個(gè)反相器和前一級(jí)D觸發(fā)器的輸出端相連；第m+1～N+m級(jí)鎖存器的輸出端分別與無毛刺信號(hào)生成電路相連，如圖3中的D3～D5的輸出端分別與無毛刺信號(hào)生成電路相連。
這里，接口信號(hào)的有效電平通過以下方式確定若接口信號(hào)的初始電平為高電平，則其有效電平為低電平；若接口信號(hào)的初始電平為低電平，則其有效電平為高電平。
無毛刺信號(hào)生成電路由與門、或門和鎖存器組成，在圖3中，鎖存器為D觸發(fā)器D6，其中與門的N個(gè)輸入端分別與信號(hào)延遲采樣電路的第m+1～N+m級(jí)鎖存器的輸出端相連，如圖3所示，與門的三個(gè)輸入端分別與信號(hào)延遲采樣電路中的D觸發(fā)器D3～D5的輸出端相連；同樣，或門的N個(gè)輸入端分別與信號(hào)延遲采樣電路的第m+1～N+m級(jí)鎖存器的輸出端相連，如圖3所示，或門的三個(gè)輸入端同樣分別與信號(hào)延遲采樣電路中的D觸發(fā)器D3～D5的輸出端相連；鎖存器的數(shù)據(jù)輸入端接到接口信號(hào)的有效電平，如圖3所示，觸發(fā)器D6的數(shù)據(jù)輸入端接到低電平，鎖存器如圖3中的D6的時(shí)鐘端與或門的輸出端相連，鎖存器如圖3中的D6的復(fù)位端通過一個(gè)反相器與與門的輸出端相連。
設(shè)接口信號(hào)的有效電平為低電平，以下給出信號(hào)延遲采樣電路的工作過程信號(hào)延遲采樣電路的基本組成單元為鎖存器。每個(gè)鎖存器的工作過程為當(dāng)時(shí)鐘端的輸入信號(hào)出現(xiàn)下降沿時(shí)，該下降沿驅(qū)動(dòng)鎖存器鎖存數(shù)據(jù)輸入端的電平—低電平，則，經(jīng)Tclk-q時(shí)長(zhǎng)后，該鎖存器的輸出端出現(xiàn)下降沿；當(dāng)時(shí)鐘端的輸入信號(hào)出現(xiàn)上升沿時(shí)，該高電平經(jīng)過反相器后成為低電平，鎖存器進(jìn)行異步低電平復(fù)位，則，經(jīng)Tclk-q時(shí)長(zhǎng)后，鎖存器的輸出端出現(xiàn)上升沿。
以下給出無毛刺信號(hào)生成電路的工作過程與門對(duì)信號(hào)延遲采樣電路輸出的各級(jí)延遲信號(hào)進(jìn)行邏輯與操作，或門對(duì)信號(hào)延遲采樣電路輸出的各級(jí)延遲信號(hào)進(jìn)行邏輯或操作；當(dāng)邏輯或門的輸出出現(xiàn)下降沿時(shí)，該下降沿驅(qū)動(dòng)無毛刺信號(hào)生成電路中的鎖存器鎖存自身的數(shù)據(jù)輸入端電平—低電平，則，經(jīng)Tclk-q時(shí)長(zhǎng)后，鎖存器的輸出端出現(xiàn)下降沿；當(dāng)邏輯與門的輸出出現(xiàn)上升沿時(shí)，該高電平經(jīng)反相器后成為低電平，鎖存器進(jìn)行異步低電平復(fù)位，則，經(jīng)Tclk-q時(shí)長(zhǎng)后，鎖存器的輸出端出現(xiàn)上升沿；當(dāng)邏輯或門的輸出未出現(xiàn)下降沿且邏輯與門的輸出未出現(xiàn)上升沿時(shí)，經(jīng)Tclk-q時(shí)長(zhǎng)后，鎖存器的輸出既不會(huì)出現(xiàn)下降沿、也不會(huì)出現(xiàn)上升沿，而是保持不變。
以圖3為例，圖4給出了需去除毛刺的接口信號(hào)、各D觸發(fā)器D1～D5的輸出信號(hào)、與門的輸出信號(hào)、或門的輸出信號(hào)以及D觸發(fā)器D6輸出的消除了毛刺的信號(hào)的波形示意圖，其中，接口信號(hào)的有效電平為低電平，如圖4所示，可以看出接口信號(hào)中的毛刺已經(jīng)全部被去除。
本發(fā)明中的鎖存器也可以使用D觸發(fā)器以外的元件代替，只要該元件能夠?qū)崿F(xiàn)對(duì)信號(hào)的延遲鎖存即可。
在本發(fā)明中，對(duì)于采用130納米工藝條件的鎖存器，Tclk-q時(shí)長(zhǎng)為0.2納秒，此時(shí)，可以處理的待消除毛刺的信號(hào)的最高頻率為1.67GHz。
以上所述僅為本發(fā)明的過程及方法實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種消除信號(hào)毛刺的裝置，其特征在于，包括信號(hào)延遲采樣電路和無毛刺信號(hào)生成電路，其中信號(hào)延遲采樣電路，用于接收待消除毛刺的接口信號(hào)，確定延遲級(jí)數(shù)，根據(jù)確定的延遲級(jí)數(shù)對(duì)該接口信號(hào)進(jìn)行延遲處理，將經(jīng)延遲處理得到的延遲信號(hào)輸入到無毛刺信號(hào)生成電路；無毛刺信號(hào)生成電路，用于對(duì)輸入的各級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，根據(jù)邏輯或操作結(jié)果和邏輯與操作結(jié)果得到無毛刺的信號(hào)。
2.如權(quán)利要求1所述的裝置，其特征在于，所述信號(hào)延遲采樣電路包括N+m個(gè)鎖存器，且，m為自然數(shù)，N為待消除毛刺的最大寬度除以Tclk-q后進(jìn)行向上取整數(shù)得到的值，其中，Tclk-q為鎖存器的時(shí)鐘端出現(xiàn)有效沿的時(shí)刻至鎖存器的輸出發(fā)生變化的時(shí)刻之間的時(shí)長(zhǎng)，其中所述各鎖存器的數(shù)據(jù)輸入端接所述接口信號(hào)的有效電平，第一級(jí)鎖存器的時(shí)鐘端接待消除毛刺的接口信號(hào)，復(fù)位端通過一個(gè)反相器與待消除毛刺的接口信號(hào)相接；第二級(jí)及第二級(jí)以后級(jí)鎖存器的時(shí)鐘端接前一級(jí)鎖存器的輸出端，復(fù)位端通過一個(gè)反相器與前一級(jí)鎖存器的輸出端相接；第m+1～N+m級(jí)鎖存器的輸出端與無毛刺信號(hào)生成電路相接。
3.如權(quán)利要求1或2所述的裝置，其特征在于，所述無毛刺信號(hào)生成電路包括與門、或門和鎖存器，其中與門的各輸入端分別與信號(hào)延遲采樣電路輸出的其中一級(jí)延遲信號(hào)連接；或門的各輸入端分別與信號(hào)延遲采樣電路輸出的其中一級(jí)延遲信號(hào)連接；或門的輸出端與所述鎖存器的時(shí)鐘端相接，與門的輸出端通過一個(gè)反相器與所述鎖存器的復(fù)位端相接，所述鎖存器的數(shù)據(jù)輸入端接所述接口信號(hào)的有效電平。
4.如權(quán)利要求1所述的裝置，其特征在于，所述鎖存器為D觸發(fā)器。
5.一種消除信號(hào)毛刺的方法，其特征在于，包括A、根據(jù)待消除毛刺的最大寬度，確定延遲級(jí)數(shù)，根據(jù)該延遲級(jí)數(shù)對(duì)待消除毛刺的接口信號(hào)進(jìn)行延遲處理；B、對(duì)經(jīng)延遲處理得到的各級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，根據(jù)邏輯與操作結(jié)果和邏輯或操作結(jié)果得到無毛刺的信號(hào)。
6.如權(quán)利要求5所述的方法，其特征在于，步驟A所述確定延遲級(jí)數(shù)包括M＝N+m，其中，M為確定的延遲級(jí)數(shù)；N為待消除毛刺的最大寬度除以Tclk-q后進(jìn)行向上取整數(shù)得到的值，其中，Tclk-q為鎖存器的時(shí)鐘端出現(xiàn)有效沿的時(shí)刻至鎖存器的輸出發(fā)生變化的時(shí)刻之間的時(shí)長(zhǎng)；m為自然數(shù)。
7.如權(quán)利要求6所述的方法，其特征在于，所述m為0～10之間的任一值。
8.如權(quán)利要求5或6所述的方法，其特征在于，所述步驟B包括對(duì)第m+1～N+m級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，當(dāng)邏輯或操作結(jié)果出現(xiàn)下降沿時(shí)，確定無毛刺信號(hào)開始下降；當(dāng)邏輯與操作結(jié)果出現(xiàn)上升沿時(shí)，確定毛刺信號(hào)開始上升；當(dāng)邏輯或操作結(jié)果未出現(xiàn)下降沿且邏輯與操作結(jié)果未出現(xiàn)上升沿時(shí)，確定無毛刺信號(hào)保持不變。
全文摘要
本發(fā)明公開了一種消除信號(hào)毛刺的裝置，包括信號(hào)延遲采樣電路和無毛刺信號(hào)生成電路。本發(fā)明同時(shí)公開了一種消除信號(hào)毛刺的方法，包括根據(jù)待消除毛刺的最大寬度，確定延遲級(jí)數(shù)，根據(jù)該延遲級(jí)數(shù)對(duì)待消除毛刺的接口信號(hào)進(jìn)行延遲處理；對(duì)經(jīng)延遲處理得到的各級(jí)延遲信號(hào)分別進(jìn)行邏輯與操作和邏輯或操作，根據(jù)邏輯與操作結(jié)果和邏輯或操作結(jié)果得到無毛刺的信號(hào)。本發(fā)明對(duì)于各種途徑產(chǎn)生的毛刺都可以去除，適應(yīng)范圍廣。
文檔編號(hào)G06F13/38GK1964189SQ20061016092
公開日2007年5月16日 申請(qǐng)日期2006年12月1日 優(yōu)先權(quán)日2006年12月1日
發(fā)明者馬鳳翔 申請(qǐng)人:北京中星微電子有限公司