專(zhuān)利名稱(chēng)：一種累加分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)系統(tǒng)技術(shù)領(lǐng)域，具體涉及該技術(shù)領(lǐng)域中一種累加分頻器。
背景技術(shù)：
數(shù)字累加器是一個(gè)供算術(shù)運(yùn)算指令使用的寄存器，通常CPU內(nèi)部結(jié)構(gòu)中肯定會(huì)有累加器這個(gè)部件。累加器用于存放當(dāng)前的結(jié)果，它也是雙目運(yùn)算中的一個(gè)數(shù)據(jù)來(lái)源。在頻率一定的情況下，可以通過(guò)改變累加因子，提高或者減慢累加的速率。一個(gè)單純的累加器結(jié)構(gòu)由加法器和寄存器組成。
現(xiàn)有技術(shù)中一般采用計(jì)數(shù)的方式實(shí)現(xiàn)分頻器，對(duì)于一些比較特殊的時(shí)鐘和精度要求非常高的時(shí)鐘，這種方式顯得力不從心。但是這種計(jì)數(shù)的數(shù)字分頻器在數(shù)字電路中應(yīng)用得非常廣泛，基本上都是在分頻器中使用計(jì)數(shù)器來(lái)實(shí)現(xiàn)分頻。如圖1所示的分頻器，Counter是一個(gè)計(jì)數(shù)器，CLK是時(shí)鐘信號(hào)，每次采到一個(gè)時(shí)鐘的上升沿，Counter計(jì)數(shù)一次，Comb Logic是一個(gè)組合邏輯模塊，它利用計(jì)數(shù)器的輸出作為自己的輸入，然后輸出給寄存器，經(jīng)過(guò)寄存器就是最后的分頻輸出。這種計(jì)數(shù)分頻方式通過(guò)計(jì)數(shù)器計(jì)數(shù)，當(dāng)需要得到多少整數(shù)分頻數(shù)時(shí)，定義一個(gè)計(jì)數(shù)器，就能獲得準(zhǔn)確的分頻數(shù)。
上述分頻器主要有兩個(gè)缺點(diǎn)其一是只能進(jìn)行頻率的整數(shù)分頻，不能滿(mǎn)足特殊的時(shí)鐘分頻要求；其二是分頻精度不高，完全不能滿(mǎn)足高精度時(shí)鐘的要求。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提供一種累加分頻器，克服現(xiàn)有技術(shù)的分頻器只能進(jìn)行頻率的整數(shù)分頻，分頻精度不高的缺點(diǎn)。
本發(fā)明采用如下的技術(shù)方案這種累加分頻器，包括累加器，累加器包括至少一位比特的加法器，位寬與加法器相同的寄存器，加法器的輸出端及時(shí)鐘信號(hào)線與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端及時(shí)鐘信號(hào)線相連，加法器用于對(duì)從累加分頻器外部輸入的加數(shù)及寄存器保持的值進(jìn)行加法運(yùn)算，并在時(shí)鐘信號(hào)的控制下，將低位比特到高位比特的運(yùn)算結(jié)果輸出到寄存器的相應(yīng)低位比特到高位比特，累加分頻器的輸出信號(hào)為寄存器的最高比特的輸出信號(hào)。
所述的累加分頻器，其中所述累加器還包括進(jìn)位輸出觸發(fā)器，進(jìn)位輸出觸發(fā)器與加法器相連，用于保持并輸出加法器的進(jìn)位輸出信號(hào)，累加分頻器的輸出信號(hào)為進(jìn)位輸出觸發(fā)器的輸出信號(hào)或者寄存器的最高比特的輸出信號(hào)。
所述的累加分頻器，其中還包括上升沿檢測(cè)電路，時(shí)鐘信號(hào)線以及進(jìn)位輸出觸發(fā)器的輸出信號(hào)線或者寄存器的最高比特的輸出信號(hào)線與上升沿檢測(cè)電路的輸入端相連，上升沿檢測(cè)電路用于在時(shí)鐘信號(hào)的控制下，當(dāng)檢測(cè)到輸入信號(hào)的上升沿時(shí)，產(chǎn)生一個(gè)脈沖信號(hào)，并輸出該脈沖信號(hào)。
所述的累加分頻器，其中所述累加器還包括前端觸發(fā)器組，前端觸發(fā)器組中的觸發(fā)器個(gè)數(shù)與加法器的比特位數(shù)相同，前端觸發(fā)器組的輸出端與累加器的輸入端口相連，前端觸發(fā)器組用于在時(shí)鐘信號(hào)的控制下接收加數(shù)，保持并向累加器輸出加數(shù)。
所述的累加分頻器，其中所述累加器還包括一個(gè)后端觸發(fā)器，后端觸發(fā)器的輸入端分別與上升沿檢測(cè)電路的輸出端以及時(shí)鐘信號(hào)線相連，經(jīng)上升沿檢測(cè)電路輸出的信號(hào)設(shè)為時(shí)鐘信號(hào)的使能信號(hào)，累加分頻器的輸出信號(hào)為后端觸發(fā)器的一路輸出信號(hào)。
一種累加分頻器，包括至少兩個(gè)依順序串聯(lián)的累加器，累加器包括至少一位比特的加法器，位寬與加法器相同的寄存器，進(jìn)位輸出觸發(fā)器，加法器的輸出端及時(shí)鐘信號(hào)線與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端及時(shí)鐘信號(hào)線相連，加法器用于對(duì)從累加分頻器外部輸入的加數(shù)及寄存器保持的值進(jìn)行加法運(yùn)算，并在時(shí)鐘信號(hào)的控制下，將低位比特到高位比特的運(yùn)算結(jié)果輸出到寄存器的相應(yīng)低位比特到高位比特，進(jìn)位輸出觸發(fā)器用于保持并輸出加法器的進(jìn)位輸出信號(hào)，加數(shù)的低位比特到高位比特依順序輸入到前級(jí)累加器的加法器和后級(jí)累加器的加法器的低位比特到高位比特，前級(jí)累加器的進(jìn)位輸出信號(hào)參與后級(jí)累加器的加法器最低位的加法運(yùn)算，累加分頻器的輸出信號(hào)為最后一級(jí)累加器的進(jìn)位輸出信號(hào)或者其寄存器的最高比特的輸出信號(hào)。
所述的累加分頻器，其中還包括上升沿檢測(cè)電路，時(shí)鐘信號(hào)線以及最后一級(jí)累加器的進(jìn)位輸出信號(hào)線或者其寄存器的最高比特的輸出信號(hào)線與上升沿檢測(cè)電路的輸入端相連，上升沿檢測(cè)電路用于在時(shí)鐘信號(hào)的控制下，當(dāng)檢測(cè)到輸入信號(hào)的上升沿時(shí)，產(chǎn)生一個(gè)脈沖信號(hào)，并輸出該脈沖信號(hào)。
所述的累加分頻器，其中每個(gè)累加器的前端還包括前端觸發(fā)器組，所述前端觸發(fā)器組的觸發(fā)器個(gè)數(shù)與相應(yīng)累加器中的加法器的比特位數(shù)相同，所述前端觸發(fā)器組的輸出端與相應(yīng)累加器的輸入端口相連，所述前端觸發(fā)器組用于在時(shí)鐘信號(hào)的控制下接收加數(shù)，保持并向相應(yīng)累加器輸出加數(shù)。
所述的累加分頻器，其中還包括一個(gè)后端觸發(fā)器，后端觸發(fā)器的輸入端分別與上升沿檢測(cè)電路的輸出端以及時(shí)鐘信號(hào)線相連，經(jīng)上升沿檢測(cè)電路輸出的信號(hào)設(shè)為時(shí)鐘信號(hào)的使能信號(hào)，累加分頻器的輸出信號(hào)為后端觸發(fā)器的一路輸出信號(hào)。
所述的累加分頻器，其中當(dāng)所述寄存器的最高比特的輸出信號(hào)為累加分頻器的輸出信號(hào)時(shí)，累加分頻器滿(mǎn)足以下公式分頻因子×累加因子＝2N；其中N是累加分頻器用于保持累加值的比特位數(shù)。
本發(fā)明的技術(shù)方案，大幅度提高了時(shí)鐘數(shù)字分頻后的精度，同時(shí)滿(mǎn)足高時(shí)鐘頻率的分頻要求；本發(fā)明的優(yōu)化技術(shù)方案中采用串行分級(jí)累加器結(jié)構(gòu)，完全滿(mǎn)足現(xiàn)有技術(shù)在芯片功耗、規(guī)模、延時(shí)等方面的條件要求，使數(shù)字分頻電路所需的速率要求和運(yùn)算比特位數(shù)要求都能得到滿(mǎn)足。


本發(fā)明包括如下附圖圖1是現(xiàn)有技術(shù)分頻器示意圖；圖2是本發(fā)明頻率精度矢量圖；圖3是本發(fā)明包括累加器的累加分頻器示意圖；圖4是本發(fā)明包括累加器和上升沿檢測(cè)電路的累加分頻器示意圖；圖5是本發(fā)明包括觸發(fā)器組、累加器和上升沿檢測(cè)電路的累加分頻器示意圖；圖6是本發(fā)明串行分級(jí)累加器結(jié)構(gòu)示意圖；圖7是本發(fā)明以累加器進(jìn)位輸出作為累加分頻器信號(hào)輸出的實(shí)施例示意圖。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明一般情況下的數(shù)字分頻模式可以得到所需要的分頻數(shù)，但是在精度方面將會(huì)大打折扣，很難滿(mǎn)足高精度時(shí)鐘的要求，本發(fā)明為了克服現(xiàn)有技術(shù)的缺點(diǎn)，提出了利用累加器進(jìn)行分頻的技術(shù)。累加分頻器的基本結(jié)構(gòu)包括一個(gè)多比特的累加器，根據(jù)所需分頻數(shù)和精度可以調(diào)整輸入的累加因子。為了得到高精度的分頻時(shí)鐘，整個(gè)分頻器電路一般工作在較高的時(shí)鐘頻率下。
下面首先對(duì)累加分頻器的工作原理進(jìn)行闡述對(duì)于通過(guò)一個(gè)系統(tǒng)進(jìn)行分頻，假設(shè)輸入信號(hào)頻率為fin，輸出信號(hào)頻率為fout，我們有fin＝K×fout，其中K為分頻因子。
我們稱(chēng)每次輸入給累加器的加數(shù)為累加因子(W)，即累加器每次累加過(guò)程中的加數(shù)。
假設(shè)N為正整數(shù)，累加器內(nèi)有進(jìn)行N位比特加法的加法器，相應(yīng)地有N位比特的寄存器，用于保持累加值，一個(gè)進(jìn)位輸出觸發(fā)器保持加法器的進(jìn)位輸出，則累加器所能保持的最大數(shù)是2N-1，再有加數(shù)輸入時(shí)，一定會(huì)產(chǎn)生進(jìn)位輸出，因此我們可以把加法器的進(jìn)位輸出(經(jīng)進(jìn)位輸出觸發(fā)器輸出)作為fout，或者寄存器的最高比特的輸出信號(hào)作為fout，則顯然K就是當(dāng)累加器的加法器有進(jìn)位輸出時(shí)對(duì)應(yīng)的累加次數(shù)，即有K×W＝2N。
通過(guò)上面的分析，我們得出當(dāng)寄存器的最高比特的輸出信號(hào)作為fout時(shí)分頻因子×累加因子＝2N；目標(biāo)頻率fout＝fin/K＝fin×W/2N；
累加器有進(jìn)位輸出的間隔時(shí)間，或者寄存器的最高比特從0到1再?gòu)?跳變到0的間隔時(shí)間由W和N來(lái)決定；顯然，對(duì)于位數(shù)一定的累加器，如果累加因子W比較大的話，有進(jìn)位輸出的時(shí)間或者寄存器的最高比特從0到1再?gòu)?跳變到0的間隔時(shí)間肯定要短一些，W越大輸出的頻率越高。
我們可以任意改變W和N的值來(lái)調(diào)整目標(biāo)頻率；同時(shí)可以計(jì)算出分頻后的時(shí)鐘精度，當(dāng)寄存器的最高比特的輸出信號(hào)作為fout時(shí)分頻時(shí)鐘精度＝fin×(W+1)/2N-fin×W/2N＝fin×1/2N顯而易見(jiàn)，如果累加器的比特位越多，時(shí)鐘精度的范圍值就可以控制在較高的水平上。
如圖2所示，即使所需的目標(biāo)頻率位于fin×W/2N和fin×(W+1)/2N之間，也可以通過(guò)增加N的值無(wú)限逼近目標(biāo)頻率值。對(duì)于要求精度50ppm，輸入時(shí)鐘在200MHz左右的范圍，N值設(shè)定在21比特就完全能滿(mǎn)足要求，而且得到的目標(biāo)頻率也能處于非常穩(wěn)定的狀態(tài)。
本發(fā)明的累加分頻器主要包括三種結(jié)構(gòu)形式，第一種結(jié)構(gòu)形式如圖3所示，該結(jié)構(gòu)包括加法器、寄存器(由虛框圍住的觸發(fā)器1、...觸發(fā)器N組成寄存器)、進(jìn)位輸出觸發(fā)器，加法器的輸出端及時(shí)鐘信號(hào)線與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端及時(shí)鐘信號(hào)線相連，Gene[X∶0]是一個(gè)多比特的累加因子(累加因子根據(jù)公式分頻因子×累加因子＝2N，N為正整數(shù)，以及需要得到的分頻時(shí)鐘頻率計(jì)算出來(lái))， 累加器包括N位比特的加法器，相應(yīng)地有N位比特的寄存器，寄存器用于保持累加值，進(jìn)位輸出觸發(fā)器用于保持加法器的進(jìn)位輸出，每個(gè)時(shí)鐘周期內(nèi)加法器對(duì)寄存器保持的值和累加因子進(jìn)行一次加法運(yùn)算，即累加一次，累加后的數(shù)值由加法器按低位比特到高位比特輸出到寄存器的相應(yīng)低位比特到高位比特進(jìn)行保持(寄存器是時(shí)序邏輯，它保證累加器在每個(gè)時(shí)鐘來(lái)的時(shí)候累加一次)，作為下一次累加的總量繼續(xù)累加。最終的輸出只是當(dāng)累加值超過(guò)累加器所能保持的最大值時(shí)而產(chǎn)生的進(jìn)位輸出，或者寄存器的最高比特(The Highest Bit)輸出的信號(hào)變化值，進(jìn)位輸出(經(jīng)過(guò)進(jìn)位輸出觸發(fā)器輸出)或者The Highest Bit信號(hào)就是我們所需要的分頻后的輸出信號(hào)了。
第二種結(jié)構(gòu)形式如圖4所示，相比第一種結(jié)構(gòu)增加了一個(gè)上升沿檢測(cè)電路，時(shí)鐘信號(hào)線以及進(jìn)位輸出觸發(fā)器的輸出信號(hào)線或者寄存器的最高比特的輸出信號(hào)線與上升沿檢測(cè)電路的輸入端相連，這個(gè)電路的主要作用是檢測(cè)到輸入信號(hào)的上升沿時(shí)，會(huì)產(chǎn)生一個(gè)脈沖信號(hào)DIV_CLK，這樣會(huì)減少信號(hào)毛刺可能引起的誤操作。輸出的DIV_CLK可以單獨(dú)作為分頻時(shí)鐘，或者結(jié)合CLK信號(hào)一起使用，此時(shí)在上升沿檢測(cè)電路的輸出口端設(shè)置后端觸發(fā)器，DIV_CLK信號(hào)和CLK信號(hào)作為后端觸發(fā)器的輸入信號(hào)，同時(shí)以DIV_CLK信號(hào)作為CLK信號(hào)的使能信號(hào)，從而達(dá)到分頻的目的。
第三種結(jié)構(gòu)形式如圖5所示，第三種結(jié)構(gòu)相比第二種結(jié)構(gòu)在累加器的輸入端增加了一組觸發(fā)器，稱(chēng)為前端觸發(fā)器組，前端觸發(fā)器組中的觸發(fā)器個(gè)數(shù)與加法器的比特位數(shù)相同，前端觸發(fā)器組的輸出端與累加器的輸入端口相連，輸入到累加器的累加因子先經(jīng)過(guò)這組觸發(fā)器保持，這組觸發(fā)器的主要作用是提升時(shí)序控制，滿(mǎn)足信號(hào)的建立時(shí)間和保持時(shí)間要求。這種結(jié)構(gòu)比第二種結(jié)構(gòu)更容易滿(mǎn)足電路的時(shí)序要求。
如果想得到更高的分頻精度，累加器中的加法器的比特位數(shù)會(huì)非常高，如果頻率和加法器的比特位數(shù)過(guò)高，那么必須對(duì)電路采取一定的措施才能滿(mǎn)足要求。例如在0.18μm CMOS工藝中，兩個(gè)32比特的數(shù)直接相加，一般只能工作在100多兆赫茲以下。如果直接相加的位數(shù)增加，或者時(shí)鐘頻率提高，采用直接相加的方法就無(wú)法滿(mǎn)足后端的綜合要求。此時(shí)，我們可以采用一種流水線的模式，即串行分級(jí)累加器(SequentialHierarchical Accumulator，SHA)的技術(shù)。它的主要結(jié)構(gòu)是將一個(gè)比特位數(shù)較多的累加器分拆成幾個(gè)比特位數(shù)較少的累加器，每個(gè)累加器包括加法器、寄存器、進(jìn)位輸出觸發(fā)器，加法器的輸出端及時(shí)鐘信號(hào)線與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端及時(shí)鐘信號(hào)線相連，寄存器用于保持累加值，進(jìn)位輸出觸發(fā)器用于保持加法器的進(jìn)位輸出，每個(gè)時(shí)鐘周期內(nèi)加法器對(duì)寄存器保持的值和累加因子進(jìn)行一次加法運(yùn)算，即累加一次，如圖6所示，N+1比特累加器(N是正整數(shù)，累加器包括N位比特的寄存器)被分拆成k個(gè)(N/k)+1比特子累加器，同時(shí)輸入最大累加因子的信號(hào)線也必須根據(jù)累加器的分拆標(biāo)準(zhǔn)調(diào)整成輸入N/k比特的最大累加因子的信號(hào)線，分拆后的累加器比特位數(shù)比較低，能完全滿(mǎn)足后端綜合的要求，并且也能滿(mǎn)足時(shí)鐘分頻精度的要求。不過(guò)在設(shè)計(jì)中必須要注意分拆后的累加器只有N/K比特相加，上一級(jí)累加器的最高位的進(jìn)位輸出信號(hào)，輸入給下一級(jí)的累加器，參與其最低位的加法運(yùn)算，最后還是取最后一級(jí)的累加器的進(jìn)位輸出信號(hào)或者其寄存器的最高比特輸出信號(hào)，即分拆前的累加器的進(jìn)位輸出信號(hào)或者寄存器的最高比特輸出信號(hào)作為累加分頻器的輸出。
如圖6所示，每個(gè)累加器的前端包括一組觸發(fā)器，該組觸發(fā)器中的觸發(fā)器個(gè)數(shù)與相應(yīng)累加器中的加法器的比特位數(shù)相同，該組觸發(fā)器的輸出端與相應(yīng)累加器的輸入端口相連，該組觸發(fā)器用于在時(shí)鐘信號(hào)的控制下接收加數(shù)，保持并向相應(yīng)累加器輸出加數(shù)。
串行分級(jí)累加器結(jié)構(gòu)的累加分頻器還可以包括上升沿檢測(cè)電路，時(shí)鐘信號(hào)線以及最后一級(jí)累加器的進(jìn)位輸出信號(hào)線或者其寄存器的最高比特的輸出信號(hào)線與上升沿檢測(cè)電路的輸入端相連，上升沿檢測(cè)電路用于在時(shí)鐘信號(hào)的控制下，當(dāng)檢測(cè)到輸入信號(hào)的上升沿時(shí)，相應(yīng)產(chǎn)生一個(gè)脈沖信號(hào)，并輸出該脈沖信號(hào)。
還可以包括一個(gè)后端觸發(fā)器，后端觸發(fā)器的輸入端分別與上升沿檢測(cè)電路的輸出端以及時(shí)鐘信號(hào)線相連，經(jīng)上升沿檢測(cè)電路輸出的信號(hào)設(shè)為時(shí)鐘信號(hào)的使能信號(hào)，后端觸發(fā)器的一路輸出信號(hào)設(shè)為累加分頻器的輸出信號(hào)。
作為一個(gè)(N+1)比特[N∶0]的累加器，實(shí)際上[N-1∶0]比特部分為累加器的累加數(shù)，第[N]比特為累加器的進(jìn)位部分。
如圖7所示對(duì)于一個(gè)8-bit的累加器[7∶0]，最高bit[7]為累加器的進(jìn)位部分，[6∶0]為累加數(shù)部分，累加因子為一個(gè)7-bit數(shù)據(jù)[6∶0]-Gene[6∶0]，注意這里累加因子大小不能超過(guò)7個(gè)比特。
累加因子W——Gene[6∶0]，分頻因子——27/W；fout＝fin/分頻因子；通過(guò)這個(gè)等式我們就可以得出累加因子W。
加數(shù)部分[6∶0]中的最高比特可以作為分頻輸出，不過(guò)這部分的輸出占空比基本上為50％；進(jìn)位部分[7]同樣也可以作為相同的分頻輸出，只是輸出為一個(gè)一個(gè)脈沖信號(hào)，占空比不為50％。
注意我們必須以加數(shù)部分的位寬大小作為分頻因子的指數(shù)部分；也就是對(duì)于N+1比特的累加器[N∶0]，分頻因子＝2N/W。
作為優(yōu)選方案，本發(fā)明的每個(gè)累加器中的觸發(fā)器、后端觸發(fā)器和每個(gè)累加器前端的觸發(fā)器設(shè)為D觸發(fā)器。
雖然通過(guò)參照本發(fā)明的優(yōu)選實(shí)施例，已經(jīng)對(duì)本發(fā)明進(jìn)行了圖示和描述，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細(xì)節(jié)上對(duì)其作各種各樣的改變，而不偏離所附權(quán)利要求書(shū)所限定的本發(fā)明的精神和范圍。
權(quán)利要求
1.一種累加分頻器，其特征在于包括累加器，累加器包括至少一位比特的加法器，位寬與加法器相同的寄存器，加法器的輸出端及時(shí)鐘信號(hào)線與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端及時(shí)鐘信號(hào)線相連，加法器用于對(duì)從累加分頻器外部輸入的加數(shù)及寄存器保持的值進(jìn)行加法運(yùn)算，并在時(shí)鐘信號(hào)的控制下，將低位比特到高位比特的運(yùn)算結(jié)果輸出到寄存器的相應(yīng)低位比特到高位比特，累加分頻器的輸出信號(hào)為寄存器的最高比特的輸出信號(hào)。
2.根據(jù)權(quán)利要求1所述的累加分頻器，其特征在于所述累加器還包括進(jìn)位輸出觸發(fā)器，進(jìn)位輸出觸發(fā)器與加法器相連，用于保持并輸出加法器的進(jìn)位輸出信號(hào)，累加分頻器的輸出信號(hào)為進(jìn)位輸出觸發(fā)器的輸出信號(hào)或者寄存器的最高比特的輸出信號(hào)。
3.根據(jù)權(quán)利要求2所述的累加分頻器，其特征在于還包括上升沿檢測(cè)電路，時(shí)鐘信號(hào)線以及進(jìn)位輸出觸發(fā)器的輸出信號(hào)線或者寄存器的最高比特的輸出信號(hào)線與上升沿檢測(cè)電路的輸入端相連，上升沿檢測(cè)電路用于在時(shí)鐘信號(hào)的控制下，當(dāng)檢測(cè)到輸入信號(hào)的上升沿時(shí)，產(chǎn)生一個(gè)脈沖信號(hào)，并輸出該脈沖信號(hào)。
4.根據(jù)權(quán)利要求3所述的累加分頻器，其特征在于所述累加器還包括前端觸發(fā)器組，前端觸發(fā)器組中的觸發(fā)器個(gè)數(shù)與加法器的比特位數(shù)相同，前端觸發(fā)器組的輸出端與累加器的輸入端口相連，前端觸發(fā)器組用于在時(shí)鐘信號(hào)的控制下接收加數(shù)，保持并向累加器輸出加數(shù)。
5.根據(jù)權(quán)利要求4所述的累加分頻器，其特征在于所述累加器還包括一個(gè)后端觸發(fā)器，后端觸發(fā)器的輸入端分別與上升沿檢測(cè)電路的輸出端以及時(shí)鐘信號(hào)線相連，經(jīng)上升沿檢測(cè)電路輸出的信號(hào)設(shè)為時(shí)鐘信號(hào)的使能信號(hào)，累加分頻器的輸出信號(hào)為后端觸發(fā)器的一路輸出信號(hào)。
6.一種累加分頻器，其特征在于包括至少兩個(gè)依順序串聯(lián)的累加器，累加器包括至少一位比特的加法器，位寬與加法器相同的寄存器，進(jìn)位輸出觸發(fā)器，加法器的輸出端及時(shí)鐘信號(hào)線與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端及時(shí)鐘信號(hào)線相連，加法器用于對(duì)從累加分頻器外部輸入的加數(shù)及寄存器保持的值進(jìn)行加法運(yùn)算，并在時(shí)鐘信號(hào)的控制下，將低位比特到高位比特的運(yùn)算結(jié)果輸出到寄存器的相應(yīng)低位比特到高位比特，進(jìn)位輸出觸發(fā)器用于保持并輸出加法器的進(jìn)位輸出信號(hào)，加數(shù)的低位比特到高位比特依順序輸入到前級(jí)累加器的加法器和后級(jí)累加器的加法器的低位比特到高位比特，前級(jí)累加器的進(jìn)位輸出信號(hào)參與后級(jí)累加器的加法器最低位的加法運(yùn)算，累加分頻器的輸出信號(hào)為最后一級(jí)累加器的進(jìn)位輸出信號(hào)或者其寄存器的最高比特的輸出信號(hào)。
7.根據(jù)權(quán)利要求6所述的累加分頻器，其特征在于還包括上升沿檢測(cè)電路，時(shí)鐘信號(hào)線以及最后一級(jí)累加器的進(jìn)位輸出信號(hào)線或者其寄存器的最高比特的輸出信號(hào)線與上升沿檢測(cè)電路的輸入端相連，上升沿檢測(cè)電路用于在時(shí)鐘信號(hào)的控制下，當(dāng)檢測(cè)到輸入信號(hào)的上升沿時(shí)，產(chǎn)生一個(gè)脈沖信號(hào)，并輸出該脈沖信號(hào)。
8.根據(jù)權(quán)利要求7所述的累加分頻器，其特征在于每個(gè)累加器的前端還包括前端觸發(fā)器組，所述前端觸發(fā)器組的觸發(fā)器個(gè)數(shù)與相應(yīng)累加器中的加法器的比特位數(shù)相同，所述前端觸發(fā)器組的輸出端與相應(yīng)累加器的輸入端口相連，所述前端觸發(fā)器組用于在時(shí)鐘信號(hào)的控制下接收加數(shù)，保持并向相應(yīng)累加器輸出加數(shù)。
9.根據(jù)權(quán)利要求8所述的累加分頻器，其特征在于還包括一個(gè)后端觸發(fā)器，后端觸發(fā)器的輸入端分別與上升沿檢測(cè)電路的輸出端以及時(shí)鐘信號(hào)線相連，經(jīng)上升沿檢測(cè)電路輸出的信號(hào)設(shè)為時(shí)鐘信號(hào)的使能信號(hào)，累加分頻器的輸出信號(hào)為后端觸發(fā)器的一路輸出信號(hào)。
10.根據(jù)權(quán)利要求9所述的累加分頻器，其特征在于當(dāng)所述寄存器的最高比特的輸出信號(hào)為累加分頻器的輸出信號(hào)時(shí)，累加分頻器滿(mǎn)足以下公式分頻因子×累加因子＝2N；其中N是累加分頻器用于保持累加值的比特位數(shù)。
全文摘要
本發(fā)明公開(kāi)了一種累加分頻器，包括累加器，累加器包括至少一位比特的加法器，位寬與加法器相同的寄存器，加法器的輸出端與寄存器的輸入端相連，寄存器的輸出端與加法器的輸入端相連，進(jìn)位輸出觸發(fā)器與加法器的進(jìn)位輸出端相連，加法器用于接收從累加分頻器外部輸入的加數(shù)及寄存器保持的值，對(duì)其兩者進(jìn)行加法運(yùn)算，并將低位比特到高位比特的運(yùn)算結(jié)果輸出到寄存器的相應(yīng)低位比特到高位比特，進(jìn)位輸出觸發(fā)器用于保持并輸出加法器的進(jìn)位輸出信號(hào)，累加分頻器的輸出信號(hào)為寄存器的最高比特的輸出信號(hào)。本發(fā)明的技術(shù)方案大幅度提高了時(shí)鐘數(shù)字分頻后的精度，同時(shí)滿(mǎn)足高時(shí)鐘頻率的分頻要求。
文檔編號(hào)G06F7/485GK1983814SQ20061006020
公開(kāi)日2007年6月20日 申請(qǐng)日期2006年4月5日 優(yōu)先權(quán)日2006年4月5日
發(fā)明者李波, 何坤, 譚亞偉 申請(qǐng)人:華為技術(shù)有限公司