專利名稱：避免i2c總線鎖定的方法與裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)通訊領(lǐng)域，尤其涉及一種應(yīng)用了I2C總線(Inter-IC BUS，集成電路間互連總線)設(shè)備中避免I2C總線鎖定的方法與裝置。
背景技術(shù)：
I2C總線是一種由飛利浦(PHILIPS)公司開發(fā)的一套串行總線，用于連接微控制器及其外圍設(shè)備。I2C總線有兩根信號線一根時(shí)鐘線SCL，一根雙向數(shù)據(jù)線SDA。所有接到I2C總線上的器件的時(shí)鐘線SCL均連接到總線的SCL，數(shù)據(jù)線SDA都連接到總線的雙向數(shù)據(jù)線SDA線?？偩€使用軟件尋址來識別每個(gè)器件(如微控制器、存儲(chǔ)器、LCD驅(qū)動(dòng)器、時(shí)鐘芯片和其他I2C總線器件)，完全省去了每個(gè)器件的片選線，因而使系統(tǒng)的接線非常簡單。目前I2C已經(jīng)成為重要的全球業(yè)界標(biāo)準(zhǔn)，被所有主要的IC廠商所認(rèn)同和使用。在計(jì)算機(jī)網(wǎng)絡(luò)通訊設(shè)備中，具有I2C總線接口的器件應(yīng)用也越來越多。在I2C總線中，當(dāng)某個(gè)器件生成總線上的時(shí)鐘信號SCK并發(fā)起數(shù)據(jù)傳輸時(shí)，被稱為是發(fā)送器(也叫主器件)，某個(gè)器件從總線上接收控制信息時(shí)，被稱為接收器(也叫從器件)。主器件用于啟動(dòng)總線，產(chǎn)生時(shí)鐘信號并傳送數(shù)據(jù)，此時(shí)任何被尋址的器件均被認(rèn)為是從器件。
I2C總線工作時(shí)，由總線上的主器件控制時(shí)鐘線SCL提供時(shí)鐘同步信號脈沖，由雙向數(shù)據(jù)線SDA完成數(shù)據(jù)傳送。I2C總線的數(shù)據(jù)傳送速率，在標(biāo)準(zhǔn)工作方式下為100kbit/s，在快速方式下，最高傳送速率可達(dá)400kbit/s。I2C總線技術(shù)規(guī)范中，總線協(xié)議有著嚴(yán)格的時(shí)序要求。
I2C總線的數(shù)據(jù)傳送方式是在I2C總線開始信號后，送出的第一個(gè)字節(jié)數(shù)據(jù)是用來選擇從器件的地址和指示讀寫操作的，其中前7bit為地址碼，第8bit為讀寫標(biāo)志位(R/W)。標(biāo)志位為“0”表示是主器件的“寫”操作，即主器件把信息寫入到所選址的從器件；標(biāo)志位為“1”表示主器件的“讀”操作。開始信號發(fā)出后，系統(tǒng)中的各個(gè)器件將自己的地址和主器件送到總線上的地址進(jìn)行比較，如果與主器件發(fā)送到總線上的地址一致，則該器件即為被主器件尋址的器件，其接收信息還是發(fā)送信息則由第8bit標(biāo)志(R/W)確定。I2C總線上每次傳輸?shù)臄?shù)據(jù)字節(jié)數(shù)不受限制，但每一個(gè)字節(jié)必須為8位，而且每個(gè)傳送的字節(jié)后面(第9位)，從器件必須跟一個(gè)認(rèn)可位，也叫應(yīng)答位(ACK，Acknowledge bit)。
I2C總線技術(shù)規(guī)范中，對開始信號、結(jié)束信號(也稱起始信號和停止信號)以及應(yīng)答信號的定義如下起始信號(S)在時(shí)鐘線SCL保持高電平期間，雙向數(shù)據(jù)線SDA上出現(xiàn)由高電平向低電平的變化，用于啟動(dòng)I2C總線，為I2C總線的起始信號；停止信號(P)在時(shí)鐘線SCL保持高電平期間，雙向數(shù)據(jù)線SDA上出現(xiàn)由低電平向高電平的變化，用于停止I2C總線，為I2C總線的停止信號；應(yīng)答信號(A)在I2C總線傳輸過程中每一個(gè)字節(jié)的第9個(gè)SCL脈沖對應(yīng)著應(yīng)答位，若雙向數(shù)據(jù)線SDA上顯示低電平則為總線“應(yīng)答(A)”，若雙向數(shù)據(jù)線SDA上顯示高電平則為總線“非應(yīng)答(/A)”。
只有主器件才能對I2C總線實(shí)現(xiàn)管理與檢測，開始和結(jié)束信號一般都是由主器件產(chǎn)生。I2C總線數(shù)據(jù)傳輸時(shí)，在時(shí)鐘線SCL為高電平期間，數(shù)據(jù)線SDA上必須保持有穩(wěn)定的邏輯電平狀態(tài)，高電平表示數(shù)據(jù)1，低電平表示數(shù)據(jù)0。只有在時(shí)鐘線SCL為低電平時(shí)，才允許數(shù)據(jù)線SDA上的電平狀態(tài)發(fā)生變化。
I2C總線的工作速度一般是取決于主器件和從器件的性能，參考I2C的總線規(guī)范，時(shí)鐘線SCL的工作頻率可以工作在0Hz到100kHz之間。
I2C總線本身不會(huì)鎖定，但如果總線上存在干擾或者SDA或SCL被某些特定的因素拉成低電平，I2C總線就產(chǎn)生鎖定，這些通常是由于外部干擾以及從器件的失效或故障造成的。若SDA線被總線上的一個(gè)器件拉成低電平，主器件就不能產(chǎn)生起始、停止信號，進(jìn)行下一步的傳送，此時(shí)主器件一般會(huì)檢測到I2C總線出現(xiàn)鎖定，因此必須通過一定的手段來解決I2C總線的故障，實(shí)現(xiàn)下一步的數(shù)據(jù)傳輸。
在計(jì)算機(jī)通訊設(shè)備內(nèi)，I2C總線上的主器件一般是CPU，從器件是連接在I2C總線上的其它器件，比如存儲(chǔ)器、傳感器、實(shí)時(shí)時(shí)鐘等。如果在印制電路板設(shè)計(jì)時(shí)經(jīng)過仔細(xì)的布局布線，一般可以避免因總線上出現(xiàn)干擾而造成總線的鎖定。但是，還有一種可能出現(xiàn)但比較隱蔽的情況，也會(huì)造成I2C總線的鎖定，且必須要通過其它手段來解決。譬如，在主器件(CPU)在對I2C從器件的讀操作期間，如果CPU突然被復(fù)位(RESET)，而此時(shí)一個(gè)I2C總線上的讀操作周期還沒有完成，但I(xiàn)2C從器件一般沒有復(fù)位輸入管腳，也無法知道主器件被復(fù)位的情況，只是看到總線的SCL停止變化，根據(jù)I2C總線規(guī)范，允許時(shí)鐘線SCL停止，因此從器件也不會(huì)認(rèn)為I2C總線的主器件出現(xiàn)故障。在CPU復(fù)位后，此時(shí)SCL往往被上拉至高電平，按照I2C的規(guī)范，SDA線上的數(shù)據(jù)在時(shí)鐘線SCL為高電平期間必須是穩(wěn)定的，如果從器件此時(shí)在SDA上輸出的bit正巧為低電平，從器件將始終驅(qū)動(dòng)SDA線為低電平，使主器件無法產(chǎn)生任何起始、停止信號，這樣，造成I2C總線的鎖定。這種情況出現(xiàn)后，如果沒有合適可靠的解決辦法，一般無法僅僅通過復(fù)位(RESET)來解決，必須要重新上電才能解決，這顯然不是最好的解決方案。
針對上述情況，出現(xiàn)了一些解決方案。
FreeScale公司(美國的一家芯片公司)PowerPC系列處理器中的MPC8541、MPC8560系列CPU，其內(nèi)部集成了I2C總線控制寄存器，在發(fā)現(xiàn)I2C總線被鎖定后，可以通過讀寫一系列的I2C總線控制寄存器來使I2C總線退出鎖定狀態(tài)。
MAXIM公司(美國的一家芯片公司)MAX7500系列產(chǎn)品的I2C從器件內(nèi)部集成了超時(shí)功能，可提供I2C總線的鎖定保護(hù)。如果在250ms內(nèi)時(shí)鐘線SCL沒有發(fā)生變化，從器件將自動(dòng)結(jié)束本次的I2C操作，回到初始狀態(tài)，從而避免了從器件對I2C總線的鎖定。
但是，在計(jì)算機(jī)通訊設(shè)備內(nèi)I2C總線上連接的器件往往比較多，I2C主器件(一般是CPU)不一定具有解決I2C總線鎖定狀態(tài)的控制寄存器，同時(shí)，目前I2C總線上所有的從器件也不可能全部具備自動(dòng)退出鎖定狀態(tài)的功能。因此，必須設(shè)計(jì)新方案，避免I2C總線可能被鎖定的問題。

發(fā)明內(nèi)容
針對上述現(xiàn)有I2C總線避免鎖定方法中所存在的問題和不足，本發(fā)明的目的是提供一種實(shí)現(xiàn)簡單、成本低廉的避免I2C總線鎖定的方法與裝置。
本發(fā)明是這樣實(shí)現(xiàn)的一種避免I2C總線鎖定的方法，所述I2C總線上連接有CPU及其外圍設(shè)備，該CPU及其外圍設(shè)備間的I2C總線上還連接有監(jiān)控設(shè)備，該監(jiān)控設(shè)備對CPU及其外圍設(shè)備間的I2C總線進(jìn)行實(shí)時(shí)監(jiān)控；在CPU及其外圍設(shè)備間的I2C總線上為讀信號期間，若所述監(jiān)控設(shè)備檢測到所述CPU復(fù)位，則由該監(jiān)控設(shè)備向I2C總線提供至少一次讀操作所需的時(shí)鐘信號數(shù)，保證完成一次完整的讀操作。
一種避免集成電路間互連總線鎖定的裝置，所述I2C總線上連接有CPU及其外圍設(shè)備，該裝置包括有控制器、存儲(chǔ)器、輸入輸出端口和檢測所述I2C總線上電平信號的監(jiān)控電路，該監(jiān)控電路一端通過總線結(jié)構(gòu)連接于所述控制器，另一端監(jiān)控線路連接于待檢測的I2C總線，所述CPU的復(fù)位線同時(shí)連接于所述監(jiān)控電路；所述監(jiān)控電路將所述I2C總線上的電平信號和CPU的復(fù)位信號發(fā)送至所述控制器，所述控制器根據(jù)接收到的信號判斷當(dāng)前監(jiān)控線路是否有鎖定可能，若有鎖定可能，則通過所述的監(jiān)控電路向待檢測的I2C總線發(fā)送控制信號，否則不發(fā)送任何控制信號；接收到所述CPU的復(fù)位重啟信號后，所述控制器停止對待檢測的I2C總線控制信號的發(fā)送。
通過在待檢測的I2C總線上連接本發(fā)明裝置，完全可以避免因在I2C主器件(一般是CPU)對I2C總線讀操作期間主器件被復(fù)位而由從器件造成的總線鎖定，提高了系統(tǒng)的穩(wěn)定性、可靠性。本發(fā)明實(shí)現(xiàn)方便靈活、成本低廉。


圖1是本發(fā)明的實(shí)現(xiàn)電路結(jié)構(gòu)示意圖；圖2是本發(fā)明監(jiān)控狀態(tài)轉(zhuǎn)換示意圖。
具體實(shí)施例方式
下面結(jié)合附圖對本發(fā)明作進(jìn)一步的詳細(xì)描述。
本發(fā)明的監(jiān)控裝置包括有控制器、存儲(chǔ)器、寄存器、輸入輸出端口和檢測I2C總線上電平信號的監(jiān)控電路，各器件通過總線結(jié)構(gòu)連接。其中，控制器完成對存儲(chǔ)器、寄存器、輸入輸出端口和監(jiān)控電路的尋址和數(shù)據(jù)讀寫，實(shí)現(xiàn)對其控制；存儲(chǔ)器用于存儲(chǔ)器的指令及相關(guān)數(shù)據(jù)的存儲(chǔ)。本發(fā)明的裝置具有一定的邏輯控制功能。如圖1所示，標(biāo)號為101的是I2C總線上的主器件，一般是CPU處理器；標(biāo)號為102的是本發(fā)明監(jiān)控裝置；標(biāo)號為103的是I2C總線上從器件，總線上一般有多個(gè)器件，本發(fā)明僅用一個(gè)從器件來示意。本發(fā)明的監(jiān)控裝置通過I2C監(jiān)控電路的時(shí)鐘線和數(shù)據(jù)線分別連接于I2C總線的時(shí)鐘線SCL和雙向數(shù)據(jù)線SDA，同時(shí)，CPU的復(fù)位信號線也引入本發(fā)明監(jiān)控裝置，以完成對待檢測I2C總線的CPU復(fù)位情況進(jìn)行檢測。各線路連接實(shí)現(xiàn)時(shí)，可在單元(單板)的系統(tǒng)(包括I2C總線、CPU及其從器件)設(shè)計(jì)階段，就將板內(nèi)I2C總線上的時(shí)鐘線SCL和雙向數(shù)據(jù)線SDA以及主器件(一般是CPU)的復(fù)位信號線同時(shí)引入本發(fā)明的監(jiān)控裝置。I2C監(jiān)控電路將I2C總線上的電平信號和CPU的復(fù)位信號發(fā)送至本發(fā)明監(jiān)控裝置的控制器，控制器根據(jù)接收到的信號判斷當(dāng)前I2C總線上是否有由從器件鎖定的可能，若有，則通過I2C監(jiān)控電路向待檢測的I2C總線發(fā)送時(shí)鐘信號，否則不發(fā)送任何控制信號；接收到CPU的復(fù)位重啟信號后，控制器停止對待檢測的I2C總線的控制信號的發(fā)送。本發(fā)明尤其適合檢測I2C總線上只有一個(gè)主器件的設(shè)備。
另外，I2C總線中為了避免總線信號的混亂，要求各器件連接到總線的輸出端必須是開漏輸出或集電極開路輸出的結(jié)構(gòu)。因此，在復(fù)位期間，主器件(CPU)的關(guān)于I2C總線兩個(gè)管腳SCL和SDA一般都是高阻輸出，主器件(CPU)的I2C總線管腳不會(huì)影響整個(gè)I2C總線，因此，本發(fā)明的監(jiān)控電路可以在主器件被復(fù)位期間驅(qū)動(dòng)時(shí)鐘線SCL，完成I2C總線的操作周期，而從器件無需知道主器件被復(fù)位的情況。主器件(CPU)復(fù)位結(jié)束后，監(jiān)控電路將停止對I2C總線的控制，工作在監(jiān)控I2C總線狀態(tài)。
本發(fā)明的監(jiān)控裝置具有一般的邏輯控制能力即可，可由可編程邏輯器件(PLD，Programmable Logic Devices)實(shí)現(xiàn)，如CPLD(復(fù)雜可編程邏輯器件)或FPGA(現(xiàn)場可編程門陣列)等即可實(shí)現(xiàn)本發(fā)明的功能。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，若不考慮到成本，其它更高級的控制器件同樣可實(shí)現(xiàn)本發(fā)明。
以下詳細(xì)說明本發(fā)明的具體監(jiān)控方法。
如圖2所示，圖中的每一個(gè)圓圈，代表本發(fā)明的一種工作狀態(tài)，箭頭表示在不同條件下工作狀態(tài)的轉(zhuǎn)換。本發(fā)明的監(jiān)控電路一般在PLD內(nèi)部實(shí)現(xiàn)，是PLD的一個(gè)功能模塊。實(shí)際應(yīng)用中，為了形成模塊化，并適應(yīng)多家廠商的PLD器件，此功能模塊一般由硬件描述語言Verilog或VHDL實(shí)現(xiàn)，以提高可移植性。
在I2C總線空閑的情況下，本發(fā)明的狀態(tài)為“空閑”狀態(tài)，不對I2C總線作任何控制處理；在“空閑”狀態(tài)，如果I2C總線上出現(xiàn)起始信號，本發(fā)明轉(zhuǎn)換到“檢測本次I2C操作”狀態(tài)；否則，仍然保持在“空閑”狀態(tài)。
在“檢測本次I2C操作”狀態(tài)時(shí)，檢測第一個(gè)字節(jié)數(shù)據(jù)的第8bit——讀寫標(biāo)志位，如果本次操作為“寫操作”，因?yàn)椤皩懖僮鳌奔词刮赐瓿梢膊粫?huì)由從器件造成I2C總線的鎖定，因此本發(fā)明的狀態(tài)轉(zhuǎn)換到“空閑”狀態(tài)；如果本次操作為“讀操作”，應(yīng)進(jìn)一步跟蹤檢測，本發(fā)明的狀態(tài)轉(zhuǎn)換到“監(jiān)視I2C總線”狀態(tài)。
在“監(jiān)視I2C總線”狀態(tài)，如果I2C總線出現(xiàn)停止信號，表明一次I2C總線的操作周期完成，本發(fā)明的狀態(tài)轉(zhuǎn)換到“空閑”狀態(tài)；如果在此狀態(tài)中，主器件被復(fù)位，此時(shí)可能會(huì)由從器件造成I2C總線的鎖定，因此，狀態(tài)轉(zhuǎn)換到“避免I2C鎖定”狀態(tài)。即由本發(fā)明監(jiān)控裝置的控制器驅(qū)動(dòng)監(jiān)控電路，向SCL時(shí)鐘線發(fā)送9個(gè)時(shí)鐘脈沖，保證完成一次I2C總線上的“讀操作”。而后，狀態(tài)轉(zhuǎn)換為“空閑”狀態(tài)。同時(shí)，當(dāng)CPU(主器件)退出復(fù)位狀態(tài)重新啟動(dòng)后，應(yīng)該向I2C總線上發(fā)送一個(gè)停止信號，使從器件完全結(jié)束一次I2C總線操作周期。由于一般I2C總線的從器件支持總線頻率最高為100kHz，因此，在此時(shí)鐘頻率下，發(fā)送9個(gè)時(shí)鐘脈沖的時(shí)間為90ms，設(shè)置CPU(主器件)的復(fù)位時(shí)間應(yīng)該不小于100ms即可。
本發(fā)明的發(fā)送的時(shí)鐘脈沖數(shù)應(yīng)大于或等于一次讀操作的時(shí)鐘脈沖數(shù)，待檢測I2C總線的CPU復(fù)位時(shí)間大于一次讀操作的時(shí)期即可。
本發(fā)明在I2C主器件在對從器件讀操作期間被復(fù)位時(shí)，由監(jiān)控電路控制I2C總線完成一次讀操作周期，從而可避免從器件可能會(huì)對I2C總線造成的鎖定。
當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，本領(lǐng)域技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種避免I2C總線鎖定的方法，所述的I2C總線上連接有CPU及其外圍設(shè)備，其特征在于，所述CPU及其外圍設(shè)備間的I2C總線上還連接有監(jiān)控設(shè)備，該監(jiān)控設(shè)備對CPU及其外圍設(shè)備間的I2C總線進(jìn)行實(shí)時(shí)監(jiān)控；在CPU及其外圍設(shè)備間的I2C總線上為讀信號期間，若所述監(jiān)控設(shè)備檢測到所述CPU復(fù)位，則由該監(jiān)控設(shè)備向所述I2C總線提供至少一次讀操作所需的時(shí)鐘信號數(shù)，保證完成一次完整的讀操作。
2.根據(jù)權(quán)利要求1所述的避免I2C總線鎖定的方法，其特征在于，所述CPU復(fù)位重啟的時(shí)期大于一次讀操作的周期；所述CPU重啟后，向所述CPU及其外圍設(shè)備間的集成電路間互連總線發(fā)送停止信號，結(jié)束所述外圍設(shè)備的一次讀操作周期。
3.根據(jù)權(quán)利要求2所述的避免I2C總線鎖定的方法，其特征在于，所述監(jiān)控設(shè)備檢測到所述CPU發(fā)送的停止信號后，若尚未結(jié)束時(shí)鐘信號的發(fā)送則結(jié)束之，并返回初始狀態(tài)；若已結(jié)束則直接返回初始狀態(tài)。
4.根據(jù)權(quán)利要求1所述的避免I2C總線鎖定的方法，其特征在于，該方法還包括，所述監(jiān)控設(shè)備檢測到所述CPU及其外圍設(shè)備間的I2C總線上為讀信號以外的信號時(shí)，置為空閑狀態(tài)，不對所述的I2C總線進(jìn)行控制。
5.根據(jù)權(quán)利要求1至4中任一權(quán)利要求所述的避免I2C總線鎖定的方法，其特征在于，所述I2C總線包括串行時(shí)鐘線和雙向串行數(shù)據(jù)線，所述監(jiān)控設(shè)備與所述I2C總線連接具體為，所述串行時(shí)鐘線和雙向串行數(shù)據(jù)線分別連接于所述監(jiān)控設(shè)備的時(shí)鐘線和數(shù)據(jù)線；同時(shí)，所述CPU的復(fù)位線同時(shí)連接于所述監(jiān)控設(shè)備。
6.根據(jù)權(quán)利要求5所述的避免I2C總線鎖定的方法，其特征在于，所述監(jiān)控設(shè)備可為低端的邏輯控制器件，可為復(fù)雜可編程邏輯器件或現(xiàn)場可編程門陣列。
7.根據(jù)權(quán)利要求1至4中任一權(quán)利要求所述的避免I2C總線鎖定的方法，其特征在于，所述外圍設(shè)備連接到總線的輸出端是開漏端或集電極開路輸出端。
8.一種避免I2C總線鎖定的裝置，包括有控制器、存儲(chǔ)器和輸入輸出端口；所述I2C總線上連接有CPU及其外圍設(shè)備，其特征在于，該裝置還包括檢測所述I2C總線上電平信號的監(jiān)控電路，該監(jiān)控電路一端通過總線結(jié)構(gòu)連接于所述控制器，另一端監(jiān)控線路連接于待檢測的I2C總線，所述CPU的復(fù)位線同時(shí)連接于所述監(jiān)控電路；所述監(jiān)控電路將所述I2C總線上的電平信號和CPU的復(fù)位信號發(fā)送至所述控制器，所述控制器根據(jù)接收到的信號判斷當(dāng)前監(jiān)控線路是否有鎖定可能，若有鎖定可能，則通過所述的監(jiān)控電路向待檢測的I2C總線發(fā)送控制信號，否則不發(fā)送任何控制信號；接收到所述CPU的復(fù)位重啟信號后，所述控制器停止對待檢測的I2C總線的控制信號的發(fā)送。
9.根據(jù)權(quán)利要求8所述的避免I2C總線鎖定的裝置，其特征在于，所述I2C總線包括串行時(shí)鐘線和雙向串行數(shù)據(jù)線，所述監(jiān)控電路包括時(shí)鐘線和數(shù)據(jù)線，該監(jiān)控電路的時(shí)鐘線和數(shù)據(jù)線分別連接于所述串行時(shí)鐘線和雙向串行數(shù)據(jù)線；所述控制器發(fā)送的控制信號具體為時(shí)鐘信號。
10.根據(jù)權(quán)利要求9所述的避免I2C總線鎖定的裝置，其特征在于，所述I2C總線鎖定可能的情況是指所述I2C總線上為讀信號期間所述CPU復(fù)位；所述控制器向所述I2C總線發(fā)送至少一次讀操作周期所需的時(shí)鐘信號數(shù)，所述CPU復(fù)位重啟的時(shí)期大于一次讀操作的周期。
全文摘要
本發(fā)明公開了一種避免I2C總線鎖定的方法與裝置，方法包括I2C總線上連接有監(jiān)控設(shè)備，對I2C總線進(jìn)行實(shí)時(shí)監(jiān)控；在I2C總線上為讀信號期間，若監(jiān)控設(shè)備檢測到待檢測的I2C總線的主器件被復(fù)位，則由該監(jiān)控設(shè)備向I2C總線提供至少一次讀操作所需的時(shí)鐘信號數(shù)，保證完成一次完整的讀操作。裝置包括有控制器、存儲(chǔ)器、輸入輸出端口和檢測I2C總線上電平信號的監(jiān)控電路，監(jiān)控電路一端通過總線結(jié)構(gòu)連接于控制器，另一端監(jiān)控線路連接于待檢測的I2C總線，CPU的復(fù)位線同時(shí)連接于監(jiān)控電路。本發(fā)明可以避免在I2C總線讀操作期間由從器件造成的總線鎖定，提高了系統(tǒng)的穩(wěn)定性、可靠性；方便靈活、成本低廉。
文檔編號G06F13/36GK1912858SQ200510089959
公開日2007年2月14日 申請日期2005年8月8日 優(yōu)先權(quán)日2005年8月8日
發(fā)明者于克泳, 李宏起, 邵國, 劉嶸 申請人:中興通訊股份有限公司