專利名稱：處理器集成電路和安裝了處理器集成電路的產(chǎn)品開發(fā)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理器集成電路和安裝了處理器集成電路的產(chǎn)品開發(fā)方法，特別涉及使用了通過程序動作的處理器的處理器集成電路和安裝了處理器集成電路的產(chǎn)品開發(fā)方法。
背景技術(shù)：
近年來，多媒體開始在一般家庭中普及，提高了對進(jìn)行圖像、聲音處理的處理器的高速化要求。為了謀求處理器的高速化，一般使用增加傳送途徑(pipeline)數(shù)并提高處理器動作時鐘頻率的技術(shù)。
但是，在提高處理器動作時鐘頻率時，如果增加傳送途徑等而變更處理器的硬件，則以前的程序?qū)o法正確動作。因此，作為現(xiàn)有的處理器系統(tǒng)，如特開2000-29696號公報(第13頁、圖10、圖11、圖12)所示，為了使得能夠以更多段數(shù)的傳送途徑處理來執(zhí)行面向傳送途徑數(shù)不同的處理器開發(fā)的程序，而插入了硬件NOP(NonOperation)?；蛘撸缣亻_2002-32218號公報(第6頁、圖1、圖2、圖3)所示，使用多個不同的結(jié)構(gòu)的處理器，來確保程序的互換性同時謀求高速化。
圖11表示音響(audio)產(chǎn)品的結(jié)構(gòu)圖。
首先，使用圖11，說明壓縮CD上的音樂數(shù)據(jù)并壓縮記錄在記錄介質(zhì)中的錄音動作。
在圖中，音響產(chǎn)品由進(jìn)行數(shù)據(jù)的壓縮處理的音頻處理器LSI900、控制音頻處理器LSI900的控制微計算機(jī)901、進(jìn)行從CD讀取數(shù)據(jù)的動作的CD控制器902、存儲壓縮數(shù)據(jù)的記錄介質(zhì)903構(gòu)成。
CD控制器902從CD讀取音樂數(shù)據(jù)，并與定時(timing)信號S6201一起將音頻數(shù)據(jù)信號S6202輸出到處理器LSI900。
處理器LSI900通過后述的數(shù)字信號處理器(以下稱為DSP)，壓縮音頻數(shù)據(jù)信號S6202并記錄到記錄介質(zhì)903中。
圖12是表示現(xiàn)有的處理器集成電路900的內(nèi)部結(jié)構(gòu)的圖。
在圖12中，低速計算器910能夠到50MHz為止進(jìn)行動作，高速計算器920能夠在100MHz下動作。高速計算器920通過從低速計算器910增加傳送途徑處理段數(shù)，能夠進(jìn)行100MHz動作，在低速計算器910和高速計算器920中沒有程序的互換。
低速計算器910與程序存儲器911和數(shù)據(jù)存儲器912連接，通過存儲在程序存儲器911中的專用程序進(jìn)行壓縮記錄處理。處理結(jié)果被存儲在數(shù)據(jù)存儲器912中。這樣，將計算器910、程序存儲器911和數(shù)據(jù)存儲器912組合在一起，成為低速DSP919。
低速DSP919和處理器LSI900外部全部經(jīng)由DMA控制器915連接。DMA控制器915對來自控制微計算機(jī)901等的內(nèi)部總線訪問請求、基于定時信號S6201的來自CD控制器902的音頻數(shù)據(jù)的寫入請求、來自記錄介質(zhì)903的數(shù)據(jù)讀出請求S6300進(jìn)行調(diào)停，并經(jīng)由低速計算器910進(jìn)行DMA(Direct Memory Access)。
高速DSP929也一樣，由高速計算器920、程序存儲器921和數(shù)據(jù)存儲器922構(gòu)成，經(jīng)由DMA控制器925與LSI外部連接。DMA控制器925與DMA控制器915一樣，也對來自外部的訪問請求進(jìn)行調(diào)停。
圖13是現(xiàn)有的低速DSP919的DMA定時圖和現(xiàn)有的高速DSP929的DMA定時圖。
如圖13所示，與低速DSP919在DMA請求的后一個時鐘輸出DMA讀出信號S9100相對，高速DSP929在DMA請求的后3個時鐘輸出DMA讀出信號S9200。即，低速DSP919的DMA等待時間是1個時鐘，高速DSP929是3個時鐘。
因此，與低速DSP用DMA控制器915在發(fā)出DMA請求后在下一個時鐘取得數(shù)據(jù)相對，高速DSP用DMA控制器925進(jìn)行動作使得在發(fā)出DMA請求后，在第三個時鐘取得數(shù)據(jù)。
使用這樣構(gòu)成的處理器LSI900，與作為目的的處理內(nèi)容對應(yīng)地切換使用2個不同的DSP。
例如，在1倍速錄音處理中，時鐘頻率必須是50MHz。在進(jìn)行1倍速錄音的情況下，使用低速DSP919進(jìn)行壓縮記錄處理。但是，在進(jìn)行2倍速錄音的情況下，時鐘頻率必須是100MHz。但是，在低速DSP919中，無法進(jìn)行100MHz下的動作。因此，在高速DSP929中進(jìn)行壓縮記錄處理，切換輸出選擇器990，將高速DSP929的輸出記錄到記錄介質(zhì)903中。
但是，在使處理器集成電路的程序互換性和高速化同時成立的情況下，在上述特開2000-29696號公報所示那樣的插入硬件NOP的結(jié)構(gòu)中，有以下問題由于追加基于硬件的NOP指令(等待時間用指令)而增加了邏輯電路或程序步驟數(shù)，增加了消耗電力。
另外，在上述特開2002-32218號公報所示那樣的使用多個處理器的結(jié)構(gòu)或圖12所記載的現(xiàn)有結(jié)構(gòu)中，由于使用多個處理器，所以有電路規(guī)模增加，特別是存儲量增加的問題。另外，由于使用2個或以上的不同結(jié)構(gòu)的處理器，所以還有以下的問題至少需要2種的處理器外圍控制電路，增加了硬件的設(shè)計工序數(shù)，特別增加了DMA控制器的設(shè)計工序數(shù)。

發(fā)明內(nèi)容
本發(fā)明就是為了解決上述現(xiàn)有的問題，其目的在于提供一種不增加硬件、軟件的規(guī)模、設(shè)計工序數(shù)、消耗電力，能夠使程序的互換性的確保和高速化同時成立的處理器集成電路。
為了解決上述現(xiàn)有的問題，本發(fā)明的權(quán)利要求1的處理器集成電路具備由2種或以上的計算器構(gòu)成的計算器群；存儲用于使上述計算器動作的程序的第一存儲部件；作為在上述計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件；將上述計算器群中的進(jìn)行計算處理的一個計算器和上述第一存儲部件連接起來的第一連接切換部件；將上述計算器群中的進(jìn)行計算處理的一個計算器和上述第二存儲部件連接起來的第二連接切換部件，其中共用上述第一和第二存儲部件地進(jìn)行構(gòu)成上述計算器群的計算器的計算處理。
根據(jù)本發(fā)明，能夠削減存儲器，不增加電路規(guī)模、消耗電力，就能夠提供可以使程序的互換性確保和高速化同時成立的處理器集成電路，另外還有能夠削減成本的效果。
另外，本發(fā)明的權(quán)利要求2的處理器集成電路是在權(quán)利要求1記載的處理器集成電路中，上述計算器群包含通過有使用實績的程序而動作的計算器。
根據(jù)本發(fā)明，具有能夠提供可以確保程序的互換性的處理器集成電路的效果。
另外，本發(fā)明的權(quán)利要求3的處理器集成電路是在權(quán)利要求2記載的處理器集成電路中，上述計算器群包含處理能力比上述通過有使用實績的程序而動作的計算器高的計算器。
根據(jù)本發(fā)明，具有能夠謀求處理器的高速化的效果。
另外，本發(fā)明的權(quán)利要求4的處理器集成電路是在權(quán)利要求3記載的處理器集成電路中，上述通過有使用實績的程序而動作的計算器的消耗電力比上述處理能力高的計算器小。
根據(jù)本發(fā)明，具有能夠使用消耗電力小的處理器的效果。
另外，本發(fā)明的權(quán)利要求5的處理器集成電路具備由2種或以上的計算器組成的計算器群；具有多個存儲區(qū)域，在該多個存儲區(qū)域中存儲用于使至少一個上述計算器動作的一個或2個或以上的程序的第一存儲部件；具有在至少一個上述計算器進(jìn)行計算處理時使用的多個存儲區(qū)域的第二存儲部件；分別將上述計算器群中的進(jìn)行計算處理的計算器、存儲了對應(yīng)的計算器所使用的程序的上述第一存儲部件的存儲區(qū)域連接起來的第一連接切換部件；分別將上述計算器群中的進(jìn)行計算處理的計算器、上述第二存儲部件的存儲區(qū)域連接起來的第二連接切換部件，其中在使用多個上述計算器進(jìn)行并列計算處理時，上述第一和第二連接切換部件通過控制各計算器與上述第一和第二存儲部件的各存儲區(qū)域的連接，而共用上述第一和第二存儲部件地進(jìn)行各計算器的并列計算處理。
根據(jù)本發(fā)明，能夠削減存儲器，不增加電路規(guī)模、消耗電力，就能夠提供可以使程序的互換性確保和高速化同時成立的處理器集成電路，同時具有以下效果在進(jìn)行多個計算器的并列計算處理的情況下，不增加電路規(guī)模，就能夠提供更高性能的處理器集成電路。
另外，本發(fā)明的權(quán)利要求6的處理器集成電路是在權(quán)利要求5記載的處理器集成電路中，在進(jìn)行多個上述計算器的并列計算處理時，上述第一存儲部件同時存儲各計算器分別執(zhí)行的多個程序，在執(zhí)行上述并列計算處理時，通過上述第一連接切換部件控制各計算器與上述第一存儲部件的各存儲區(qū)域的連接，而將進(jìn)行并列計算處理的各計算器與存儲了上述多個程序的各存儲區(qū)域連接起來。
根據(jù)本發(fā)明，具有能夠一次就完成程序的下載步驟的效果。
另外，本發(fā)明的權(quán)利要求7的處理器集成電路是在權(quán)利要求5記載的處理器集成電路中，上述進(jìn)行并列計算處理的各計算器在同一控制信號下使數(shù)據(jù)的輸入輸出開始，并將該輸入輸出數(shù)據(jù)的處理單位的比作為上述各計算器的程序周期的比使用，來取得各計算器的同步。
根據(jù)本發(fā)明，可以不需要進(jìn)行各處理器之間的同步交換(handshake)處理，具有能夠削減程序設(shè)計工序數(shù)的效果。
另外，本發(fā)明的權(quán)利要求8的處理器集成電路具備DMA(DirectMemory Access)的等待時間(latency)不同的n(n是大于等于2的自然數(shù))個處理器；調(diào)停對各處理器的訪問，經(jīng)由計算器進(jìn)行DMA的n個DMA調(diào)停電路，其中將上述各處理器的時鐘頻率比設(shè)置為(各處理器的DMA等待時間+1)的比，進(jìn)行計算處理的計算器分別在接收到第一次DMA請求信號時，然后使(DMA的等待時間-1)/2次的DMA請求信號無效。
根據(jù)本發(fā)明，能夠使各DMA調(diào)停電路一樣，使處理器外圍的控制電路可以是一種，有能夠削減硬件設(shè)計工序數(shù)的效果。
另外，本發(fā)明的權(quán)利要求9的產(chǎn)品開發(fā)方法是使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序變更為使第x計算器動作的程序的程序變更步驟，其中該第x計算器是上述計算器群中的處理能力比上述第k計算器高的計算器；將上述第x計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述第x計算器連接起來的第二連接步驟；使用第x計算器而使得執(zhí)行上述程序，開發(fā)性能比在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品高、或者具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第二產(chǎn)品開發(fā)步驟。
根據(jù)本發(fā)明，具有以下效果不需要專用的處理器集成電路，就能夠進(jìn)一步抑制電路規(guī)模的增加地開發(fā)在第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品，另外，能夠與在該第一產(chǎn)品開發(fā)步驟開發(fā)的產(chǎn)品的批量生產(chǎn)步驟同時地，進(jìn)行從用于在第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序變更為用于在第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序的步驟，能夠消除變更為在該第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序所需要的時間。
另外，本發(fā)明的權(quán)利要求10的產(chǎn)品開發(fā)方法是在使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序變更為使第x計算器動作的程序的程序變更步驟，其中該第x計算器是上述計算器群中的處理能力比上述第k計算器高的計算器；將上述第x計算器與上述第一存儲部件連接起來的連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述第x計算器連接起來的第二連接步驟；降低處理器集成電路的電源電壓的電力削減步驟；使用上述第x計算器使得執(zhí)行上述程序，開發(fā)具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品一樣的性能或功能并且削減了消耗電力的產(chǎn)品的第三產(chǎn)品開發(fā)步驟。
根據(jù)本發(fā)明，具有以下效果不需要從專用的處理器集成電路和第x計算器用的程序進(jìn)行程序變更，就能夠進(jìn)一步抑制電路規(guī)模的增加地，開發(fā)在第三產(chǎn)品開發(fā)步驟中開發(fā)的低消耗電力的產(chǎn)品。
另外，本發(fā)明的權(quán)利要求11的產(chǎn)品開發(fā)方法是在使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序，變更為使至少包含上述第k計算器和第x計算器的2個或以上的計算器進(jìn)行并列計算處理的程序的程序變更步驟，其中該第x計算器是處理能力比上述第k計算器高的計算器；將上述2個或以上的計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述2個或以上的計算器連接起來的第二連接步驟；使用包含上述第k計算器和第x計算器的2個或以上的計算器使得執(zhí)行上述程序，開發(fā)與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品相比提高了性能或具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第四產(chǎn)品開發(fā)步驟。
根據(jù)本發(fā)明，具有以下效果不需要專用的處理器集成電路，就能夠進(jìn)一步抑制電路規(guī)模的增加地開發(fā)在第四產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品，另外，能夠與在該第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的批量生產(chǎn)步驟同時地，進(jìn)行從用于在第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序變更為用于在第四產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序的步驟，能夠消除變更為該計算器用程序所需要的時間。
另外，本發(fā)明的權(quán)利要求12的產(chǎn)品開發(fā)方法是在使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序變更為使第x計算器動作的程序的第一程序變更步驟，其中該第x計算器是上述計算器群中的處理能力比上述第k計算器高的計算器；將上述第x計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述第x計算器連接起來的第二連接步驟；使用第x計算器而使得執(zhí)行上述程序，開發(fā)性能比在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品高、或者具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第二產(chǎn)品開發(fā)步驟；將存儲在上述第一存儲部件中的與第x計算器對應(yīng)的程序，變更為使至少包含上述第k計算器和第x計算器的2個或以上的計算器進(jìn)行并列計算處理的程序的第二程序變更步驟；將上述2個或以上的計算器與上述第一存儲部件連接起來的第三連接步驟；將上述2個或以上的處理器與上述第二存儲部件連接起來的第四連接步驟；使用包含上述第k計算器和第x計算器的2個或以上的計算器使得執(zhí)行上述程序，開發(fā)與在上述第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品相比提高了性能或具有與在上述第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第四產(chǎn)品開發(fā)步驟。
根據(jù)本發(fā)明，具有以下效果不需要專用的處理器集成電路，就能夠進(jìn)一步抑制電路規(guī)模的增加地開發(fā)在第四產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品，另外，能夠與在該第二產(chǎn)品開發(fā)步驟開發(fā)的產(chǎn)品的批量生產(chǎn)步驟同時地，進(jìn)行從用于在第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序變更為用于在第四產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的計算器用程序的步驟，能夠消除變更為該計算器用程序所需要的時間。


圖1是本發(fā)明的實施例1的處理器集成電路的結(jié)構(gòu)圖。
圖2是本發(fā)明的實施例2的處理器集成電路的結(jié)構(gòu)圖。
圖3是包含圖2所示的低速DSP和高速DSP的外圍電路的處理器集成電路的結(jié)構(gòu)圖。
圖4是本發(fā)明的實施例2的低速DSP和高速DSP的動作定時圖。
圖5是在圖3所示的處理器集成電路中具備分頻電路的圖。
圖6是本發(fā)明的實施例2的低速DSP和高速DSP的DMA定時圖。
圖7是本發(fā)明的實施例2的低速DSP和高速DSP的DMA傳送途徑的定時圖。
圖8是表示在圖2的處理器集成電路中分別具備各2個低速DSP和高速DSP的例子的圖。
圖9是本發(fā)明的實施例3的音響產(chǎn)品開發(fā)流程圖。
圖10是表示本發(fā)明的實施例3的DSP的各產(chǎn)品中的動作模式的圖。
圖11是音響產(chǎn)品的結(jié)構(gòu)圖。
圖12是現(xiàn)有的處理器集成電路的結(jié)構(gòu)圖。
圖13是現(xiàn)有的低速DSP和高速DSP的DMA定時圖。
具體實施例方式
以下，參照附圖，說明本發(fā)明的實施例。
(實施例1)圖1是表示本發(fā)明的實施例1的處理器集成電路100的內(nèi)部結(jié)構(gòu)的圖。
在圖中，處理器集成電路100由以下部分構(gòu)成作為計算器群的能夠到50MHz為止進(jìn)行動作的低速計算器110和能夠到100MHz為止進(jìn)行動作的高速計算器120；作為存儲用于使低速計算器110或高速計算器120動作的程序的第一存儲部件的程序存儲器131；作為在低速計算器110或高速計算器120進(jìn)行計算處理時使用的存儲區(qū)域的數(shù)據(jù)存儲器(第二存儲部件)132；作為將進(jìn)行計算處理的低速計算器110或高速計算器120與程序存儲器連接起來的第一連接切換部件的計算器選擇器141；作為將進(jìn)行計算處理的低速計算器110或高速計算器120與數(shù)據(jù)存儲器132連接起來的第二連接切換部件的計算器選擇器142；在將低速計算器110作為低速DSP(Digital signal Processor)119使用時，作為調(diào)停對該低速DSP的訪問并進(jìn)行DMA(DirectMemory Access)的DMA調(diào)停電路的低速DSP用DMA控制器115；作為在將高速計算器120作為高速DSP129使用時，調(diào)停對該高速DSP的訪問并進(jìn)行DMA的DMA調(diào)停電路的高速DSP用DMA控制器125。
低速DSP119由低速計算器110、作為第一存儲部件的程序存儲器131、作為第二存儲部件的數(shù)據(jù)存儲器132構(gòu)成，高速DSP129由高速計算器120、作為第一存儲部件的程序存儲器131、作為第二存儲部件的數(shù)據(jù)存儲器132構(gòu)成。本實施例1的處理器集成電路100的計算器群由作為通過有使用實績的程序而動作的計算器的低速計算器110、作為處理能力比該低速計算器110高的計算器的高速計算器120構(gòu)成，低速計算器110的消耗電力比高速計算器120小。
這樣，本發(fā)明的實施例1的處理器集成電路共用程序存儲器131和數(shù)據(jù)存儲器132地，進(jìn)行處理能力和消耗電力不同的低速計算器110和高速計算器120的計算處理。
在作為低速DSP119使用時，低速計算器110通過計算器選擇器141、142與程序存儲器131和數(shù)據(jù)存儲器132連接，通過存儲在程序存儲器131中的專用程序進(jìn)行壓縮記錄處理，處理結(jié)果被存儲在數(shù)據(jù)存儲器132中。另外，在作為高速DSP129使用時也一樣，高速計算器120通過計算器選擇器141、142與程序存儲器131和數(shù)據(jù)存儲器132連接，通過存儲在程序存儲器131中的專用程序進(jìn)行壓縮記錄處理，處理結(jié)果被存儲在數(shù)據(jù)存儲器132中。
另外，作為第一連接切換部件的計算器選擇器141與存儲在程序存儲器131中的程序?qū)?yīng)地，將程序存儲器131的連接目標(biāo)切換為低速計算器110或高速計算器120。另外，作為第二連接切換部件的計算器選擇器142將數(shù)據(jù)存儲器132的連接目標(biāo)切換為通過存儲在程序存儲器131中的程序而動作的低速計算器110或高速計算器120。
即，低速DSP119和高速DSP129將存儲器和計算器從圖12的現(xiàn)有的DSP919、929中分離并共用存儲器部件，在這一點上與現(xiàn)有的DSP919、929不同。
另外，低速DSP119和處理器集成電路100外部全部經(jīng)由DMA控制器115連接。DMA控制器115對來自控制微計算機(jī)(未圖示)的內(nèi)部總線訪問請求、基于定時信號S1201的來自CD控制器(未圖示)的音頻數(shù)據(jù)寫入請求、來自記錄介質(zhì)(未圖示)的數(shù)據(jù)讀出請求S1300進(jìn)行調(diào)停，并經(jīng)由低速計算器110進(jìn)行DMA。
高速DSP129也一樣，經(jīng)由DMA控制器125與LSI外部連接。另外，DMA控制器125也與DMA控制器115一樣地，對來自LSI外部的訪問請求進(jìn)行調(diào)停。
以上那樣的本發(fā)明的實施例1的處理器集成電路構(gòu)成為共用程序存儲器131和數(shù)據(jù)存儲器132地進(jìn)行低速計算器110或高速計算器120的計算處理，在作為低速DSP119使用時，將低速計算器110的程序存儲在程序存儲器131中，通過將計算器選擇器141、142切換到低速計算器側(cè)，而能夠通過與有使用實績的程序完全一樣的程序進(jìn)行與該計算器一樣的動作，另外在作為處理能力比低速DSP119高的高速DSP129使用時，將高速計算器的程序存儲在程序存儲器131中，通過將計算器選擇器141、142切換到高速計算器側(cè)，能夠使得進(jìn)行高速的動作，因此能夠使存儲器減半，不增加電路規(guī)模、消耗電力，就能夠提供可以使程序的互換性確保和高速化同時成立的處理器集成電路。
另外，在現(xiàn)在的AV設(shè)備中，大多使用MPEG等數(shù)據(jù)壓縮技術(shù)，并安裝有大規(guī)模的存儲器，因此成本的大部分并不是隨機(jī)邏輯電路而是存儲器，但通過該結(jié)構(gòu)，能夠削減占成本大部分的數(shù)據(jù)存儲器和程序存儲器，能夠?qū)崿F(xiàn)低成本的處理器集成電路。
另外，在本發(fā)明的實施例1的處理器集成電路中，不只限于使用低速和高速的2種計算器群，至少一個使用結(jié)構(gòu)不同的n(n是2或以上的自然數(shù))個計算器群，本發(fā)明也有效。另外，也可以將n個計算器設(shè)計為相同種類的計算器群。
另外，在實施例1中，作為低速計算器用的程序，使用了有使用實績的程序，但并不只限于此，作為低速計算器用的程序，也可以使用新的程序。
(實施例2)圖2是表示本發(fā)明的實施例2的處理器集成電路200的內(nèi)部結(jié)構(gòu)的圖。
對于進(jìn)行與圖1一樣的動作的結(jié)構(gòu)要素，使用相同的符號并省略說明。
在圖2中，本實施例2的處理器集成電路的第一存儲部件具有4個作為存儲區(qū)域的程序存儲器1311、1312、1313、1314，是將實施例1中的作為第一存儲部件的程序存儲器131分割為4個模塊。另外，第二存儲部件具有4個作為存儲區(qū)域的數(shù)據(jù)存儲器1321、1322、1323、1324，是將實施例1中的作為第二存儲部件的數(shù)據(jù)存儲器132分割為4個模塊。
分別對各模塊設(shè)置作為第一連接切換部件的計算器選擇器1411、1412、1413、1414，使得對上述分割的程序存儲器的4個模塊的每一個切換與進(jìn)行計算處理的計算器的連接，與實施例1中的作為第一連接切換部件的計算器選擇器141對應(yīng)。也同樣分別對各模塊設(shè)置作為第二連接切換部件的計算器選擇器1421、1422、1423、1424，使得對數(shù)據(jù)存儲器的4個模塊的每一個切換與進(jìn)行計算處理的計算器的連接，與實施例1中的作為第二連接切換部件的計算器選擇器142對應(yīng)。
根據(jù)這樣的結(jié)構(gòu)，通過關(guān)聯(lián)地切換程序存儲器1311、1312、1313、1314或數(shù)據(jù)存儲器1321、1322、1323、1324的全部，能夠進(jìn)行與實施例1一樣的動作，但進(jìn)而通過使程序存儲器1311、1312和數(shù)據(jù)存儲器1321、1322與低速計算器110連接，使程序存儲器1313、1314和數(shù)據(jù)存儲器1323、1324與高速計算器120連接，能夠作為低速DSP219和高速DSP229的2個處理器進(jìn)行并列計算處理。
例如，將在背景技術(shù)中說明了的壓縮記錄程序分割為“聲音壓縮處理”和“記錄判斷處理”的2個程序，聲音壓縮程序變更為高速計算器120用。這時，對于各程序，將“記錄判斷處理”的程序下載到與低速DSP219對應(yīng)的程序存儲器1311、1312中，將“聲音壓縮處理”的程序分別下載到與高速DSP229對應(yīng)的程序存儲器1313、1314中。另外，代替分別下載，例如也可以同時一起將“記錄判斷處理”和“聲音壓縮處理”的程序下載到程序存儲器1311、1312、1313、1314中，在執(zhí)行并列計算處理時，使用計算器選擇器1411、1412、1413、1414，將存儲有“記錄判斷處理”的程序的各程序存儲器與低速計算器110連接起來，將存儲有“聲音壓縮處理”的程序的程序存儲器與高速計算器120連接起來。由此，能夠一次就完成程序的下載的步驟。
這樣，在程序存儲器1311、1312中存儲電子水印檢測的“記錄判斷處理”的程序。低速DSP119依照“記錄判斷處理”的程序，使用數(shù)據(jù)存儲器1321、1322，作為電子水印對輸入的音頻數(shù)據(jù)進(jìn)行嵌入的“是否可以進(jìn)行記錄”的信息檢測。
然后，在程序存儲器1313、1314中，存儲“聲音壓縮處理”的程序。高速DSP229依照“聲音壓縮處理”的程序，使用數(shù)據(jù)存儲器1323、1324，進(jìn)行輸入的音頻數(shù)據(jù)的壓縮。高速DSP229讀出由低速DSP219檢測出的信息，如果可以進(jìn)行記錄，則向記錄介質(zhì)(未圖示)記錄通過壓縮程序壓縮了的數(shù)據(jù)。這樣，通過對以50MHz進(jìn)行動作的低速DSP219和以100MHz進(jìn)行動作的高速DSP229進(jìn)行并列計算處理，能夠得到相當(dāng)于150MHz的處理能力，錄音功能能夠?qū)?yīng)到3倍。
接著，使用圖3說明本實施例2的2個DSP的外圍電路。
圖3是表示包含圖2中的低速DSP219和高速DSP229的外圍電路的處理器集成電路300的圖，對于與圖1和圖2一樣的結(jié)構(gòu)要素，使用相同的符號并省略說明。
在圖中，在處理器集成電路300中具備時鐘門(clock gate)365、366、367、368，分別根據(jù)來自控制微計算機(jī)(未圖示)的時鐘ON/OFF控制電路361的設(shè)置，使供給到低速DSP用DMA控制器115、低速DSP219、高速DSP用DMA控制器125、高速DSP229的時鐘ON/OFF。
根據(jù)這樣的結(jié)構(gòu)，在只使用低速計算器110的情況下，停止高速DSP229和高速DSP用DMA控制器125的時鐘。相反，在只使用高速計算器120的情況下，停止低速DSP219、低速DSP用DMA控制器115的時鐘。由此，在使使用低速計算器110的現(xiàn)有的程序動作的情況下，不增加消耗電力。另外，在使用低速計算器110和高速計算器120雙方的并列計算處理的情況下，使全部的時鐘ON。
另外，在本實施例2中，使用用于停止時鐘的時鐘門來使時鐘停止，但代替使時鐘停止，也可以切斷電源。另外，通過在圖1和圖10的處理器集成電路中設(shè)計為相同的結(jié)構(gòu)，當(dāng)然可以取得相同的效果。
另外，在圖3中，定時信號門375、376由來自啟動控制電路370的啟動信號S2700控制，分別根據(jù)來自控制微計算機(jī)(未圖示)的設(shè)置，控制從CD控制器(未圖示)輸出的定時信號S1201。
這時，低速DSP用DMA控制器115、高速DSP用DMA控制器125在由定時信號門375、376控制的作為同一控制信號的定時信號S1201的兩個邊沿處，取得音頻數(shù)據(jù)信號S1202，對DSP內(nèi)的數(shù)據(jù)存儲器分別進(jìn)行DMA寫入訪問。
然后，如圖2所說明的那樣，將錄音功能分割為“聲音壓縮處理”和基于電子水印檢測的“記錄判斷處理”，通過低速DSP219和高速DSP229，對讀入到數(shù)據(jù)存儲器中的輸入音頻數(shù)據(jù)進(jìn)行并列計算處理。低速DSP219將幀周期設(shè)置為4采樣，對每個幀檢測包含在音頻數(shù)據(jù)中的電子水印信息，將檢測出的信息輸出到數(shù)據(jù)存儲器1321。高速DSP229將幀周期設(shè)置為8采樣，對每個幀壓縮數(shù)據(jù)存儲器上的音頻數(shù)據(jù)。這樣，本實施例2的處理器集成電路通過將低速DSP219和高速DSP的處理單位的比設(shè)置為“1比2”采樣，將高速DSP和低速DSP的程序周期的比設(shè)置為“1比2”，來取得各DSP的同步。
接著，使用圖4，說明通過圖3的啟動控制電路370進(jìn)行了定時控制的低速DSP219和高速DSP229的動作。
圖4是表示本發(fā)明的實施例2的處理器集成電路中的低速DSP219和高速DSP229的同步關(guān)系的定時圖。
控制微計算機(jī)(未圖示)確認(rèn)兩個DSP處于能夠開始動作的狀態(tài)，在時刻Ta1，使用啟動控制電路370解除定時信號門375、376。低速DSP219和高速DSP229都根據(jù)同一控制信號，從時刻Ta1開始通過DMA控制器將音頻數(shù)據(jù)信號S1202讀入數(shù)據(jù)存儲器。
首先，在Tb1，低速DSP219開始進(jìn)行包含在幀0中的電子水印信息的檢測處理，從時刻Tb2開始更新數(shù)據(jù)存儲器1321上的舊的記錄判斷信息，在時刻Tc1完成信息D1的更新。以后，低速DSP219在4個采樣周期中循環(huán)進(jìn)行上述動作。
在時刻Tc1，高速DSP229讀出由低速DSP219檢測出的記錄判斷信息D1。如果能夠記錄記錄判斷信息D1，則高速DSP229開始進(jìn)行幀A的音頻數(shù)據(jù)的壓縮處理，到時刻Td1為止完成處理。以后，高速DSP229在8個采樣周期中循環(huán)進(jìn)行上述動作。
在此著眼的點在于從時刻Tb2到Tc1，低速DSP219所輸出的記錄判斷信息處于更新中的期間，信息不確定。
在本實施例2中，通過同時解除定時信號門375、376，高速DSP229的幀開始(時刻Tc1、Td1)與低速DSP219的幀開始同步，因此高速DSP229在各幀的開頭(時刻Tc1、Td1)不讀出更新中的數(shù)據(jù)。
這樣，由于將作為低速DSP和高速DSP的輸入輸出數(shù)據(jù)的處理單位的比的“1比2”采樣設(shè)置為2個DSP的程序周期的比，取得該2個處理器的同步，所以不增加同步交換處理等程序處理的負(fù)擔(dān)，就能夠讀出確定的“記錄判斷信息”。
另外，在本實施例2中，將各DSP的數(shù)據(jù)的處理單位設(shè)置為“1比2”，但并不只限于此，將“1比2”采樣作為各DSP的程序周期的比使用，本發(fā)明也有效。
接著，使用圖5～圖7，說明削減DMA控制器的設(shè)計工序數(shù)的處理器集成電路的例子。
圖5是在圖3中說明了的處理器集成電路中具備2分頻電路501的圖。
在圖中，2分頻電路501向低速DSP用DMA控制器115、低速DSP219、高速DSP用DMA控制器125，供給輸入的時鐘S1802的1/2頻率的時鐘S2801。另一方面，向高速DSP229供給分頻前的時鐘S1802。向高速DSP用DMA控制器125供給的時鐘和向高速DSP229供給的時鐘頻率的比為“1∶2”，這與現(xiàn)有的處理器集成電路900是不同的。
另外，圖6是表示低速DSP219和高速DSP229的DMA訪問的定時圖，圖7是表示DMA請求連續(xù)時的低速DSP219和高速DSP229的傳送途徑動作的定時圖。
低速DSP219和高速DSP229如圖13所說明的那樣，由于內(nèi)部傳送途徑段數(shù)不同，所以低速DSP219的DMA等待時間是1時鐘，高速DSP229的DMA等待時間是3時鐘。圖6所示的低速DSP219的DMA與圖13所示的低速DSP的DMA完全一樣，因此省略說明。
圖6所示的高速DSP229的DMA在以下一點上與圖13所示的高速DSP的DMA不同高速DSP用DMA請求信號S1250具有高速DSP229的時鐘S1802的2時鐘寬度。高速DSP229的DMA從DMA控制器125輸出DMA請求信號。另外，如圖7的高速DSP的DMA傳送途徑所示那樣，高速計算器120在DMA請求信號的上升沿開始處理DMA，并隔1時鐘地處理DMA，在這一點上也與現(xiàn)有技術(shù)不同。然后，處理了DMA后的3時鐘后，從DSP內(nèi)的數(shù)據(jù)存儲器讀出數(shù)據(jù)。
通過這樣的結(jié)構(gòu)，將低速DSP和高速DSP的時鐘頻率比固定為1∶2，通過在時鐘S1802的1/2頻率的時鐘S2801下驅(qū)動高速DSP的DMA控制器，從而如圖6所示，數(shù)據(jù)的讀出定時成為低速DSP219、高速DSP229都相同的時刻Tr。進(jìn)而，如圖7所示，通過隔1時鐘地使高速DSP229的DMA請求處理有效，能夠使DMA控制器115和DMA控制器125成為完全共通的電路。
另外，在本實施例2中，在DMA等待時間為“1時鐘3時鐘”的低速和高速的DSP中，將DSP的時鐘頻率比設(shè)置為“1∶2”，但在一般擴(kuò)展的情況下，第一處理器和第二處理器的時鐘頻率比為“第一處理器的DMA等待時間+1第二處理器的DMA等待時間+1”，進(jìn)行計算處理的計算器可以“(DMA的等待時間+1)/2”次中的“(DMA的等待時間-1)/2”次地?zé)o視DMA處理。
以上那樣的本發(fā)明的實施例2的處理器集成電路具備作為多個存儲區(qū)域的程序存儲器1311、1312、1313、1314、作為多個存儲區(qū)域的數(shù)據(jù)存儲器1321、1322、1323、1324、將與各存儲區(qū)域的連接切換為低速計算器或高速計算器的選擇器，因此能夠使存儲器減半，不增加電路規(guī)模、消耗電力，就能夠提供可以使程序的互換性確保和高速化同時成立的處理器集成電路，另外通過組合該存儲區(qū)域和低速和高速計算器，能夠作為低速DSP和高速DSP進(jìn)行并列計算處理，進(jìn)而能夠謀求處理器集成電路的高速化。
另外，將低速DSP設(shè)置為4采樣周期，將高速DSP設(shè)置為8采樣周期，使高速DSP的幀開始和低速DSP的幀開始同步，因此可以不需要進(jìn)行低速處理器和高速處理器之間的同步交換處理。
另外，將高速DSP用DMA控制器125和高速DSP229的時鐘頻率比設(shè)置為“1∶2”，使低速DSP229和高速DSP219的數(shù)據(jù)讀出定時相同，進(jìn)而隔1時鐘地使高速DSP229的DMA請求接受有效，因此能夠使DMA控制器115和DMA控制器125成為完全共通的電路，能夠防止DMA控制器的設(shè)計工序數(shù)增加。
另外，在本實施例2的處理器集成電路中，說明了由各使用了一個高速計算器和低速計算器的計算器群構(gòu)成的例子，但并不只限于此，使用至少一個是結(jié)構(gòu)不同的n(n是2或以上的自然數(shù))個計算器群，本發(fā)明也有效，另外，也可以使n個計算器群為相同的計算器。
例如，如圖8所示，將低速計算器和高速計算器設(shè)置為L信道、R信道的各2個低速計算器110A、110B和高速計算器120A、120B的共計4個，作為低速DSP219A、219B和高速DSP229A、229B的4個DSP，能夠進(jìn)行4并列計算處理。這時，通過分別將“聲音壓縮處理”和“記錄判斷處理”的2個程序分割為L信道的處理和R信道的處理，不增加存儲器，就能夠得到相當(dāng)于300MHz的處理能力，成為6倍速。
(實施例3)如一般作為“繆爾法則”所知的那樣，半導(dǎo)體處理器每年都在微型化，LSI的價格降低了。因此，在AV設(shè)備中，對每個模型更新都進(jìn)行LSI的加工，削減成本。
圖9是使用了本發(fā)明的實施例2的處理器集成電路500的音響新產(chǎn)品的開發(fā)流程圖。
在圖中，通過0.18微米間距的加工，來設(shè)計只內(nèi)置了通過有動作實績的程序而動作的低速DSP的已知的處理器集成電路800。
另外，處理器集成電路500是在實施例2中說明了的處理器集成電路，通過0.15微米間距的加工進(jìn)行設(shè)計。另外，在本實施例3中，處理器集成電路500的計算器群由通過使處理器集成電路800動作的程序而動作的作為第k計算器的低速計算器110、處理能力比第k計算器高的作為第x計算器的高速計算器120構(gòu)成。
使用了處理器集成電路800的已知的音響產(chǎn)品10是使用低速DSP用程序P10，進(jìn)行音頻的1倍速錄音的便攜式型號。另外，已知的產(chǎn)品10的結(jié)構(gòu)是圖11所示的產(chǎn)品的現(xiàn)有處理器LSI900為處理器集成電路800，是在本實施例3中后述該產(chǎn)品的4個新產(chǎn)品的開發(fā)基礎(chǔ)的產(chǎn)品。
接著，說明使用了處理器集成電路500的新產(chǎn)品11、12、13、14。
圖10是對圖9的流程圖中的第一、二、三、四的新產(chǎn)品的每一個，綜合說明低速DSP219和高速DSP229的使用模式、電源電壓、動作頻率的圖。以下，使用圖9、圖10進(jìn)行說明。
作為在第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的第一新產(chǎn)品11是能夠以一倍速進(jìn)行錄音的第二代便攜式型號，通過代替已知產(chǎn)品的處理器集成電路800，而置換為本發(fā)明的處理器集成電路500，從而進(jìn)行了成本削減。這時，通過作為第一切換部件的計算器選擇器1411、1412、1413、1414的切換，使圖2中說明了的作為具有多個存儲區(qū)域的第一存儲部件的程序存儲器1311、1312、1313、1314全部與低速計算器110連接，通過作為第二切換部件的計算器選擇器1421、1422、1423、1424的切換，使作為具有多個存儲區(qū)域的第二存儲部件的數(shù)據(jù)存儲器1321、1322、1323、1324全部與低速計算器110連接，由此在已知的音響產(chǎn)品10中使用的低速DSP用程序P10保持原樣地進(jìn)行動作。
作為在第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的第二新產(chǎn)品12是能夠以2倍速進(jìn)行錄音的固定式型號(流程0)。
首先，在程序變更步驟(第一程序變更步驟)中，存儲在第一新產(chǎn)品11中的處理器集成電路的程序存儲器1311、1312、1313、1314中的低速DSP用程序P10是使高速計算器120動作的高速DSP用程序P12。在第一連接步驟中，通過作為第一切換部件的計算器選擇器1411、1412、1413、1414的切換，使圖2中的作為第一存儲部件的程序存儲器1311、1312、1313、1314全部與高速計算器120連接，在第二連接步驟中，通過作為第二切換部件的計算器選擇器1421、1422、1423、1424的切換，使圖2中的作為第二存儲部件的數(shù)據(jù)存儲器1321、1322、1323、1324全部與高速計算器120連接。然后，通過使得執(zhí)行高速DSP用程序，能夠得到已知的音響產(chǎn)品10或第一新產(chǎn)品11的2倍的處理能力。
這樣，第一新產(chǎn)品11和第二新產(chǎn)品12都一樣，通過使用處理器集成電路500，能夠與第一新產(chǎn)品11的批量生產(chǎn)步驟同時地，進(jìn)行將低速DSP用程序P10變更為高速DSP用程序P12的步驟，能夠消除程序變更所需要的時間。另外，不需要新開發(fā)第二新產(chǎn)品12用的LSI。
作為在第三產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的第三新產(chǎn)品13是能夠以一倍速進(jìn)行錄音的第三代的低電力消耗的便攜式型號(流程1)。
在本實施例3中，第三新產(chǎn)品13與上述第二新產(chǎn)品一樣，使用程序P12，進(jìn)而通過上述第一連接步驟和第二連接步驟，與上述第二新產(chǎn)品一樣地，將圖2中的程序存儲器1311、1312、1313、1314和數(shù)據(jù)存儲器1321、1322、1323、1324與高速計算器120連接起來。
LSI的消耗電力與時鐘頻率成正比，與電源電壓的平方成正比。另外，如果降低電源電壓，則LSI內(nèi)部的布線延遲增加，通常LSI無法進(jìn)行動作，但如果降低時鐘頻率則能夠使其動作。因此，在電力削減步驟中，通過將向在第三新產(chǎn)品13中使用的高速DSP329供給的時鐘頻率，設(shè)置為第二新產(chǎn)品12中的處理器集成電路的1/2，能夠降低電源電壓。
由此，DSP的時鐘頻率與第一新產(chǎn)品11一樣，但通過將LSI200的電壓從1.5V降低為1.2V，與第一新產(chǎn)品11相比，能夠降低36％的消耗電力。另外，與第二新產(chǎn)品12一樣地，能夠使用高速DSP用程序P12，不需要變更程序。
作為在第四產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品的第四新產(chǎn)品14是能夠以3倍速進(jìn)行錄音的固定式型號(流程2)。
首先，在第二程序變更步驟中，將存儲在第二新產(chǎn)品中的處理器集成電路的程序存儲器1311、1312、1313、1314中的高速DSP用程序P12，設(shè)置為使低速計算器110和高速計算器120進(jìn)行并列計算處理的雙DSP用程序P14。另外，在本實施例3中，雙DSP程序P14如圖2中說明的那樣，作為從低速DSP用程序P10變更后的程序，將在低速DSP用程序P10中進(jìn)行的處理分割為“聲音壓縮處理”和“記錄判斷處理”的2個程序。
然后，在第三連接步驟中，如圖2所示，通過計算器選擇器1411、1412、1413、1414的切換，進(jìn)行程序存儲器1311、1312與低速計算器110的連接、程序存儲器1313、1314與高速計算器120的連接，進(jìn)而在第四連接步驟中，通過計算器選擇器1421、1422、1423、1324的切換，進(jìn)行數(shù)據(jù)存儲器1321、1322與低速計算器110的連接、數(shù)據(jù)存儲器1323、1324與高速計算器120的連接。通過進(jìn)行這樣的連接，使得執(zhí)行雙DSP用程序P14，能夠作為低速DSP219和高速DSP229的雙處理器使低速計算器和高速計算器進(jìn)行并列計算處理，能夠得到已知的音響產(chǎn)品10或第一新產(chǎn)品11的3倍處理能力。
這樣，通過第二新產(chǎn)品12和第四新產(chǎn)品14都使用相同的處理器集成電路500，能夠與第二新產(chǎn)品的批量生產(chǎn)步驟同時地，進(jìn)行將高速DSP用處理器P12變更為雙DSP用程序P14的步驟，能夠消除程序變更所需要的時間。另外，不需要新開發(fā)第四新產(chǎn)品14用的LSI。
另外，本實施例3如權(quán)利要求12所示，說明了根據(jù)第二新產(chǎn)品12開發(fā)第四新產(chǎn)品14的例子，但也可以如權(quán)利要求11所示那樣，根據(jù)第一新產(chǎn)品11直接開發(fā)第四新產(chǎn)品14。即，在根據(jù)第一新產(chǎn)品開發(fā)第四新產(chǎn)品的情況下，可以在作為本實施例3的第二程序變更步驟的程序變更步驟中，將存儲在程序存儲器中的低速DSP用程序P10變更為雙DSP用程序P14，在作為本實施例3的第三連接步驟和第四連接步驟的第一連接步驟和第二連接步驟中，將各計算器與程序存儲器和數(shù)據(jù)存儲器連接起來，使得執(zhí)行雙DSP用程序P14。由此，通過第一新產(chǎn)品11和第四新產(chǎn)品14都使用相同的處理器集成電路500，能夠與第一新產(chǎn)品的批量生產(chǎn)步驟同時地，進(jìn)行將低速DSP用處理器P10變更為雙DSP用程序P14的步驟，能夠消除程序變更所需要的時間。
另外，當(dāng)然也可以根據(jù)使用與第二新產(chǎn)品12一樣的程序的第三新產(chǎn)品13開發(fā)第四新產(chǎn)品14。由此，通過第三新產(chǎn)品13和第四新產(chǎn)品14都使用相同的處理器集成電路500，能夠與第三新產(chǎn)品13的批量生產(chǎn)步驟同時地，進(jìn)行將高速DSP用處理器P12變更為雙DSP用程序P14的步驟，能夠消除程序變更所需要的時間。
另外，在本實施例3中，說明了使得從低速DSP用程序P10變更為用于第四新產(chǎn)品的雙DSP用程序P14的程序，但也可以是使得從高速DSP用程序P12進(jìn)行變更的程序。
以上那樣的本發(fā)明的實施例3所記載的處理器集成電路在第一、第二、第三、第四產(chǎn)品開發(fā)中不需要分別具有專用LSI，能夠用同一LSI進(jìn)行低消耗電力或高性能的產(chǎn)品的開發(fā)。
另外，在本發(fā)明的實施例3的產(chǎn)品開發(fā)方法中，說明了使用由圖2所示的低速和高速的計算器群構(gòu)成的處理器集成電路進(jìn)行產(chǎn)品開發(fā)的例子，但也可以使用由n(n是2或以上的自然數(shù))個計算器群構(gòu)成的處理器集成電路，例如在如圖8所示由低速DSP和高速DSP各2個構(gòu)成各DSP的處理器集成電路的情況下，能夠?qū)⒌谒男庐a(chǎn)品設(shè)計為能夠以6倍速進(jìn)行錄音的固定式型號。
另外，在本實施例3中，說明了使用實施例2的處理器集成電路500的例子，但對于第一、第二、第三產(chǎn)品，使用實施例1的處理器集成電路100，當(dāng)然也能夠得到相同的效果。
另外，在本實施例3中，以已知的產(chǎn)品10為基礎(chǔ)說明了產(chǎn)品開發(fā)的例子，但并不只限于此，例如也可以以第一新產(chǎn)品為基礎(chǔ)進(jìn)行產(chǎn)品開發(fā)。
另外，本實施例3的第二新產(chǎn)品13、第四新產(chǎn)品14通過高性能化而提高了錄音速度，但也可以進(jìn)行追加音質(zhì)修正、音場處理、變更為音頻重放等的功能提高或功能變更。
本發(fā)明的處理器集成電路對于在1個芯片LSI上構(gòu)成的處理器中，一邊維持程序的互換性一邊提高音響產(chǎn)品性能方面有用。另外，還可以應(yīng)用于圖像處理的用途。
權(quán)利要求
1.一種處理器集成電路，其特征在于包括由2種類或以上的計算器構(gòu)成的計算器群；存儲用于使上述計算器動作的程序的第一存儲部件；作為在上述計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件；將上述計算器群中的進(jìn)行計算處理的一個計算器和上述第一存儲部件連接起來的第一連接切換部件；將上述計算器群中的進(jìn)行計算處理的一個計算器和上述第二存儲部件連接起來的第二連接切換部件，其中共用上述第一和第二存儲部件地進(jìn)行構(gòu)成上述計算器群的計算器的計算處理。
2.根據(jù)權(quán)利要求1記載的處理器集成電路，其特征在于上述計算器群包含通過有使用實績的程序而動作的計算器。
3.根據(jù)權(quán)利要求2記載的處理器集成電路，其特征在于上述計算器群包含處理能力比上述通過有使用實績的程序而動作的計算器高的計算器。
4.根據(jù)權(quán)利要求3記載的處理器集成電路，其特征在于上述通過有使用實績的程序而動作的計算器的消耗電力比上述處理能力高的計算器小。
5.一種處理器集成電路，其特征在于包括由2種或以上的計算器組成的計算器群；具有多個存儲區(qū)域，在該多個存儲區(qū)域中存儲用于使至少一個上述計算器動作的一個或2個或以上的程序的第一存儲部件；具有在至少一個上述計算器進(jìn)行計算處理時使用的多個存儲區(qū)域的第二存儲部件；分別將上述計算器群中的進(jìn)行計算處理的計算器、存儲了對應(yīng)的計算器所使用的程序的上述第一存儲部件的存儲區(qū)域連接起來的第一連接切換部件；分別將上述計算器群中的進(jìn)行計算處理的計算器、上述第二存儲部件的存儲區(qū)域連接起來的第二連接切換部件，其中在使用多個上述計算器進(jìn)行并列計算處理時，通過上述第一和第二連接切換部件控制各計算器與上述第一和第二存儲部件的各存儲區(qū)域的連接，而共用上述第一和第二存儲部件地進(jìn)行各計算器的并列計算處理。
6.根據(jù)權(quán)利要求5記載的處理器集成電路，其特征在于在進(jìn)行多個上述計算器的并列計算處理時，上述第一存儲部件同時存儲各計算器分別執(zhí)行的多個程序，在執(zhí)行上述并列計算處理時，通過上述第一連接切換部件控制各計算器與上述第一存儲部件的各存儲區(qū)域的連接，而將進(jìn)行并列計算處理的各計算器與存儲了上述多個程序的各存儲區(qū)域連接起來。
7.根據(jù)權(quán)利要求5記載的處理器集成電路，其特征在于上述進(jìn)行并列計算處理的各計算器在同一控制信號下使數(shù)據(jù)的輸入輸出開始，將該輸入輸出數(shù)據(jù)的處理單位的比作為上述各計算器的程序周期的比使用，來取得各計算器的同步。
8.一種處理器集成電路，具備DMA(Direct Memory Access)的等待時間不同的n(n是大于等于2的自然數(shù))個處理器；調(diào)停對各處理器的訪問，經(jīng)由計算器進(jìn)行DMA的n個DMA調(diào)停電路，其特征在于將上述各處理器的時鐘頻率比設(shè)置為(各處理器的DMA等待時間+1)的比，進(jìn)行計算處理的計算器分別在接收到第一次DMA請求信號時，然后使(DMA的等待時間-1)/2次的DMA請求信號無效。
9.一種產(chǎn)品開發(fā)方法，是使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，其特征在于包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序變更為使第x計算器動作的程序的程序變更步驟，其中該第x計算器是上述計算器群中的處理能力比上述第k計算器高的計算器；將上述第x計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述第x計算器連接起來的第二連接步驟；使用第x計算器而使得執(zhí)行上述程序，開發(fā)性能比在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品高、或者具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第二產(chǎn)品開發(fā)步驟。
10.一種產(chǎn)品開發(fā)方法，是使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，其特征在于包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序變更為使第x計算器動作的程序的程序變更步驟，其中該第x計算器是上述計算器群中的處理能力比上述第k計算器高的計算器；將上述第x計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述第x計算器連接起來的第二連接步驟；降低處理器集成電路的電源電壓的電力削減步驟；使用上述第x計算器使得執(zhí)行上述程序，開發(fā)具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品一樣的性能或功能并且削減了消耗電力的產(chǎn)品的第三產(chǎn)品開發(fā)步驟。
11.一種產(chǎn)品開發(fā)方法，是使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，其特征在于包括使用上述計算器群中的第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序，變更為使至少包含上述第k計算器和第x計算器的2個或以上的計算器進(jìn)行并列計算處理的程序的程序變更步驟，其中該第x計算器是處理能力比上述第k計算器高的計算器；將上述2個或以上的計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述2個或以上的計算器連接起來的第二連接步驟；使用包含上述第k計算器和第x計算器的2個或以上的計算器使得執(zhí)行上述程序，開發(fā)與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品相比提高了性能或具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第四產(chǎn)品開發(fā)步驟。
12.一種產(chǎn)品開發(fā)方法，是使用具有由2種或以上的計算器組成的計算器群的處理器集成電路進(jìn)行的產(chǎn)品開發(fā)方法，其特征在于包括使用第k計算器開發(fā)產(chǎn)品的第一產(chǎn)品開發(fā)步驟，其中該第k計算器是通過存儲在第一存儲部件中的規(guī)定的程序進(jìn)行動作的計算器，而該第一存儲部件存儲用于使計算器動作的程序；將存儲在上述第一存儲部件中的與第k計算器對應(yīng)的程序變更為使第x計算器動作的程序的第一程序變更步驟，其中該第x計算器是上述計算器群中的處理能力比上述第k計算器高的計算器；將上述第x計算器與上述第一存儲部件連接起來的第一連接步驟；將作為在上述第k計算器進(jìn)行計算處理時使用的存儲器區(qū)域的第二存儲部件與上述第x計算器連接起來的第二連接步驟；使用第x計算器而使得執(zhí)行上述程序，開發(fā)性能比在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品高、或者具有與在上述第一產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第二產(chǎn)品開發(fā)步驟；將存儲在上述第一存儲部件中的與第x計算器對應(yīng)的程序，變更為使至少包含上述第k計算器和第x計算器的2個或以上的計算器進(jìn)行并列計算處理的程序的第二程序變更步驟；將上述2個或以上的計算器與上述第一存儲部件連接起來的第三連接步驟；將上述2個或以上的計算器與上述第二存儲部件連接起來的第四連接步驟；使用包含上述第k計算器和第x計算器的2個或以上的計算器使得執(zhí)行上述程序，開發(fā)與在上述第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品相比提高了性能或具有與在上述第二產(chǎn)品開發(fā)步驟中開發(fā)的產(chǎn)品不同的功能的產(chǎn)品的第四產(chǎn)品開發(fā)步驟。
全文摘要
本發(fā)明的處理器集成電路具備2種或以上的作為計算器群的低速和高速的計算器(110)、(120)；作為存儲用于使計算器動作的程序的第一存儲部件的程序存儲器(131)；作為在計算器進(jìn)行計算處理時使用的存儲區(qū)域的數(shù)據(jù)存儲器(第二存儲部件)(132)；將進(jìn)行計算處理的計算器與第一和第二存儲部件連接起來的作為第一和第二連接切換部件的選擇器(141)、(142)，其中將程序存儲器(131)和數(shù)據(jù)存儲器(132)與低速計算器(110)或高速計算器(120)連接起來。通過這樣的結(jié)構(gòu)，不增加處理器集成電路的電路規(guī)模和消耗電力，就能夠使程序的互換性確保和高速化同時成立。
文檔編號G06F9/38GK1833221SQ200480022708
公開日2006年9月13日 申請日期2004年8月6日 優(yōu)先權(quán)日2003年8月7日
發(fā)明者平野雄久, 中井勝博, 手塚智明, 向浩志 申請人:松下電器產(chǎn)業(yè)株式會社