專利名稱：具有高級(jí)測試模式的半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體存儲(chǔ)裝置，特別是有關(guān)于一種具有增強(qiáng)測試能力的半導(dǎo)體存儲(chǔ)裝置，用以發(fā)現(xiàn)在排插置模式中的半導(dǎo)體存儲(chǔ)裝置操作中的錯(cuò)誤。
背景技術(shù)：
一種半導(dǎo)體存儲(chǔ)裝置包括多個(gè)存儲(chǔ)單元。假如在半導(dǎo)體裝置中的任意一個(gè)單元超出操作順序，該半導(dǎo)體存儲(chǔ)裝置是無法使用的。在半導(dǎo)體存儲(chǔ)裝置制造過程之后，在此是需要一個(gè)測試程序用來發(fā)現(xiàn)在此半導(dǎo)體存儲(chǔ)裝置中的瑕疵單元。
一般來說，該半導(dǎo)體存儲(chǔ)裝置具有一個(gè)附加用在測試電路的區(qū)域，此電路能在半導(dǎo)體裝置處于高速時(shí)測試所有的單元(cell)。不過，依據(jù)半導(dǎo)體裝置集成的增加，在此需要很多的時(shí)間與努力來測試半導(dǎo)體裝置的單元，以研究與發(fā)展該半導(dǎo)體裝置。
因此，為了節(jié)省測試半導(dǎo)體裝置的時(shí)間，一壓縮測試模式則是被用來使用的。在該壓縮測試模式中，數(shù)據(jù)被同步經(jīng)由一部分的輸入/輸出腳(pin)DQs，而非經(jīng)由所有的輸入/輸出腳DQs，輸入至所有包括在半導(dǎo)體中的排(bank)。用以檢驗(yàn)自每個(gè)單位單元所輸出的數(shù)據(jù)，每個(gè)輸出的數(shù)據(jù)不是同時(shí)經(jīng)由所有的輸入/輸出腳DQs自所有的排輸出以及，作為代替，多個(gè)邏輯門，例如AND門或NOR門被使用，每個(gè)對(duì)應(yīng)至每個(gè)輸入/輸出腳DQs。
圖1是顯示一用在習(xí)知半導(dǎo)體存儲(chǔ)裝置的一測試模塊的方塊圖。
如圖所示，該測試模塊包括一內(nèi)部排地址產(chǎn)生器10、一讀取解碼模塊20、一壓縮控制模塊30、一數(shù)據(jù)壓縮模塊40、一寫入解碼模塊50，一寫入控制模塊60與一寫入驅(qū)動(dòng)模塊70。
該內(nèi)部排地址產(chǎn)生器10轉(zhuǎn)換排地址(bank address)如BA0與BA1以成為多個(gè)內(nèi)部排地址，即a、/a、b、/b、c、/c、d、/d。該多個(gè)內(nèi)部排地址即a、/a、b、/b、c、/c、d、/d皆被輸入至讀取解碼模塊20。讀取解碼模塊20將多個(gè)內(nèi)部排地址如a、/a、b、/b、c、/c、d、/d解碼，用于產(chǎn)生多個(gè)讀取排操作信號(hào)rd_bank0、rd_bank1、rd_bank2與rd_bank3以響應(yīng)附加的潛在信號(hào)AL0。壓縮控制模塊30是用以控制數(shù)據(jù)壓縮模塊40以響應(yīng)多個(gè)讀取排操作信號(hào)rd_bank0、rd_bank1、rd_bank2與rd_bank3。數(shù)據(jù)壓縮模塊40具有多個(gè)DQ輸出緩沖器，例如DQ輸出緩沖器36是用來壓縮每一排輸出的數(shù)據(jù)。
此外，部分多個(gè)內(nèi)部排地址如a、/a、b、/b被輸入至寫入解碼模塊50。寫入解碼模塊50解碼部分多個(gè)內(nèi)部排地址即a、/a、b、/b，借此產(chǎn)生多個(gè)寫入排操作信號(hào)wt_bank0、wt_bank1、wt_bank2、wt_bank3。寫入控制模塊60是用來控制寫入驅(qū)動(dòng)模塊70以響應(yīng)寫入激活信號(hào)WTen與多個(gè)寫入排操作信號(hào)wt_bank0、wt_bank1、wt_bank2、wt_bank3。寫入驅(qū)動(dòng)模塊70是儲(chǔ)存在每一排所包括的單元陣列(cell array)80所輸入的數(shù)據(jù)。
此外，內(nèi)部排地址產(chǎn)生器10包括一緩沖模塊，一閂鎖模塊與一路由模塊。緩沖模塊包括兩個(gè)緩沖區(qū)，例如緩沖器12，每個(gè)緩沖器是用來接收一第一位排地址BA0與一第二位排地址BA1以及轉(zhuǎn)換第一位排地址BA0與第二位排地址BA1成為內(nèi)部排地址如ba0_add、ba0_addb、ba1_add與ba1_addb，每一緩沖器對(duì)應(yīng)于第一位排地址BA0與第二位排地址BA1。閂鎖模塊包括兩個(gè)閂鎖器，例如閂鎖器14，每一閂鎖器是被壓縮測試信號(hào)tpara控制用以傳輸內(nèi)部排地址如ba0_add、ba0_addb、ba1_add與ba1_addb至路由模塊如部分多個(gè)內(nèi)部排地址a、/a、b、/b。路由模塊也包括兩個(gè)路由器，例如路由器16，每一路由器用以延遲部分多個(gè)內(nèi)部排地址如a、/a、b、/b，用于產(chǎn)生其它多個(gè)內(nèi)部排地址如c、/c、d、/d。
更仔細(xì)地說，壓縮控制模塊30包括讀取控制模塊32與一選通信號(hào)產(chǎn)生模塊34。讀取控制模塊32包括多個(gè)讀取控制器，每一控制器被一讀取激活信號(hào)RDen控制以接收讀取排操作信號(hào)；選通信號(hào)產(chǎn)生模塊34包括多個(gè)選通信號(hào)產(chǎn)生器，每一選通信號(hào)產(chǎn)生器用以產(chǎn)生多個(gè)選通信號(hào)，例如iostb。
在此，每一讀取控制器，每一選通信號(hào)產(chǎn)生器與每一DQ輸出緩沖器是個(gè)別的對(duì)應(yīng)至每個(gè)包括在習(xí)知半導(dǎo)體存儲(chǔ)裝置中的排。此外，每個(gè)緩沖區(qū)，每個(gè)閂鎖器與每個(gè)路由器在內(nèi)部排地址產(chǎn)生器10中是個(gè)別地對(duì)應(yīng)至所述排地址的每個(gè)位。
在此之后，描述了當(dāng)該壓縮測試信號(hào)tpara被激活時(shí)該半導(dǎo)體存儲(chǔ)裝置的一測試操作。
首先，該內(nèi)部排地址產(chǎn)生器10不管排地址而激活這些內(nèi)部排地址即a、/a、b、/b、c、/c、d、/d以響應(yīng)該壓縮測試信號(hào)tpara。然后，讀取解碼模塊20輸出的讀取排操作信號(hào)rd_bank0、rd_bank1、rd_bank2與rd_bank3，及寫入解碼模塊50輸出的這些寫入排操作信號(hào)wt_bank0、wt_bank1、wt_bank2與wt_bank3皆被激活。如果該寫入激活信號(hào)WTen被激活，該寫入控制模塊60與該寫入驅(qū)動(dòng)模塊70被激活，然后數(shù)據(jù)被輸入至單元陣列80。此外，如果讀取激活信號(hào)RDen被激活，多個(gè)輸出自單元陣列80的數(shù)據(jù)LI00<0:15>至LI<0:15>被壓縮與輸出。
此外，測試模塊的操作方法，也就是用以解碼壓縮數(shù)據(jù)與壓縮輸出數(shù)據(jù)的方法是被仔細(xì)地描述。
在習(xí)知存儲(chǔ)裝置中，每個(gè)排具有一數(shù)據(jù)墊，用以一次接收四個(gè)數(shù)據(jù)。這四個(gè)數(shù)據(jù)被看作成一數(shù)據(jù)串(BUNCH)；而四個(gè)數(shù)據(jù)串構(gòu)成一16位數(shù)據(jù)。在一寫入操作中，相同的16位數(shù)據(jù)被輸入至每個(gè)排。
在讀取操作中，16位數(shù)據(jù)被輸入至被分類的四個(gè)數(shù)據(jù)串的每個(gè)排；每個(gè)數(shù)據(jù)(datum)是經(jīng)由相同的數(shù)據(jù)墊被輸入，介于每個(gè)數(shù)據(jù)串的四個(gè)數(shù)據(jù)是被相互比較。然后經(jīng)由對(duì)應(yīng)于每個(gè)排的數(shù)據(jù)墊，輸出比較結(jié)果。
在此，假如經(jīng)由數(shù)據(jù)墊輸出的信號(hào)的一邏輯狀態(tài)是高邏輯電平，此半導(dǎo)體存儲(chǔ)裝置則不具有瑕疵單元；但是反之，半導(dǎo)體存儲(chǔ)裝置具有至少一個(gè)瑕疵單元。
圖2是用來描述圖1中在閂鎖模塊14所包括閂鎖器的結(jié)構(gòu)電路圖。
如圖所述，此閂鎖器包括一個(gè)第一反相器I1、第一閂鎖單元14a、一第二閂鎖單元14b、一第一NAND門ND1與一第二NAND門ND2。在此，此第一與第二閂鎖單元14a與14b是由兩個(gè)環(huán)形連接的反相器所構(gòu)成。
此第一反相器I1是用來反相壓縮測試信號(hào)tpara。第一閂鎖單元14a是用來閂鎖一反相內(nèi)部排地址，例如ba0_addb；第二閂鎖單元14b是用來閂鎖一內(nèi)部排地址，例如ba0_add。第一NAND門ND1耦接于此第一閂鎖單元14a與第一反相器I1，并接收此反相內(nèi)部排地址的一反相狀態(tài)，也就是說，內(nèi)部排地址與反相壓縮測試信號(hào)用以產(chǎn)生一個(gè)如第一內(nèi)部排地址a的NAND操作的結(jié)果信號(hào)。再者，此第二NAND門ND2耦接于此第二閂鎖單元14b與此第一反相器I1接收此內(nèi)部排地址的一反相狀態(tài)，也就是反相內(nèi)部排地址，及一反相壓縮測試信號(hào)以產(chǎn)生一NAND門操作的一結(jié)果信號(hào)如一第一內(nèi)部排地址/a。
圖3是用來描述圖1中在路由模塊16所包括的路由器的結(jié)構(gòu)電路圖。
如圖所示，路由器包括一個(gè)閂鎖及延遲模塊17、一第二反相器I2、一第三NAND門ND3與一第四NAND門ND4。
此閂鎖及延遲模塊17接收第一內(nèi)部排地址，也就是a，及第一反相內(nèi)部排地址，也就是/a，自閂鎖器輸出用于輸出一延遲信號(hào)至該第三NAND門。第二反相器I2用以反相壓縮測試信號(hào)tpara。第三NAND門ND3耦接至閂鎖及延遲模塊17與第二反相器I2接收一自閂鎖及延遲模塊17的輸出信號(hào)，及一反相壓縮測試信號(hào)產(chǎn)生如一第三內(nèi)部排地址c的NAND操作的一結(jié)果信號(hào)。再者，該第二NAND門ND2耦接于第一反相器I1接收第三內(nèi)部排地址，也就是c與一反相壓縮測試信號(hào)以產(chǎn)生如一第三反相排地址/c的NAND操作的一結(jié)果信號(hào)。
參考這些例子，每個(gè)閂鎖器與每個(gè)路由器個(gè)別的具有相同的架構(gòu)；因此則省略閂鎖器與路由器的詳細(xì)說明。
圖4為圖1中描述讀取解碼模塊20的電路圖。
如圖所示，該讀取解碼模塊20，包括一控制信號(hào)產(chǎn)生器21與多個(gè)解碼器22、24、26與28。該控制信號(hào)產(chǎn)生器21產(chǎn)生控制信號(hào)如AL0b與AL0d以響應(yīng)附加潛在信號(hào)AL0。每個(gè)解碼器接收兩個(gè)內(nèi)部排地址以及選擇此兩個(gè)內(nèi)部排地址的一以響應(yīng)控制信號(hào)如AL0b與AL0d，用于產(chǎn)生一反相選擇地址作為讀取排操作信號(hào)。
更仔細(xì)地說，此控制信號(hào)產(chǎn)生器21包括一第三反相器I3用以反相壓縮測試信號(hào)，一第五NAND門ND5用以產(chǎn)生附加潛在信號(hào)AL0的結(jié)果測試信號(hào)與反相壓縮測試信號(hào)與一第四反相器I4用以反相一第一控制信號(hào)AL0b，也就是第五NAND門ND5輸出的信號(hào)，用于產(chǎn)生一第二控制信號(hào)AL0d。
每個(gè)解碼器包括兩個(gè)NAND門，兩個(gè)傳輸門與一反相器。每兩個(gè)NAND門中的其中一個(gè)接收兩個(gè)內(nèi)部排地址與產(chǎn)生NAND操作的一結(jié)果信號(hào)；每兩個(gè)傳輸門中的其中一個(gè)傳輸此結(jié)果信號(hào)以響應(yīng)第一與第二控制信號(hào)AL0b與AL0d。然后，反相器是將兩個(gè)傳輸門輸出的輸出信號(hào)轉(zhuǎn)換，用于產(chǎn)生輸出信號(hào)的反相信號(hào)作為讀取排操作信號(hào)。
參考第4圖，讀取解碼模塊20包括四個(gè)解碼器。多個(gè)內(nèi)部排地址，也就是a、/a、b、/b、c、/c、d、/d，是被分類成四個(gè)族群，每個(gè)族群包括四個(gè)內(nèi)部排地址(/a、/b、/c、/d)，(a、/b、c、/d)，(/a、b、/c、d)，(a、b、c、d)。
在此，每個(gè)解碼器，例如解碼器22、解碼器24、解碼器26與解碼器28，解碼閂鎖模塊所輸出的一群非延遲內(nèi)部排地址，也就是a，/a，b，/b，與路由模塊輸出的延遲內(nèi)部排地址，也就是c、/c、d、/d，以響應(yīng)第一與第二控制信號(hào)AL0b與AL0d。
在習(xí)知存儲(chǔ)裝置中，需要一RAS至CAS的延遲tRCD，tRCD是由供應(yīng)一行激活信號(hào)到供應(yīng)一列激活信號(hào)的最小時(shí)間。不過，如一附加潛在是被導(dǎo)入用以增加半導(dǎo)體存儲(chǔ)裝置的一操作速度，此列激活信號(hào)被供應(yīng)在RAS至CAS延遲tRCD之前，在行激活信號(hào)被供應(yīng)之后。也就是，根據(jù)此附加潛在，供應(yīng)此列激活信號(hào)的時(shí)序是能被調(diào)整。
假使附加潛在信號(hào)AL0不被激活，例如此附加潛在信號(hào)是2或3，此列激活信號(hào)是在RAS至CAS延遲tRCD之前輸入，然后，在此有很多的時(shí)間余裕(time margin)用以存取數(shù)據(jù)以響應(yīng)列激活信號(hào)。此例中，因?yàn)橛泻芏鄷r(shí)間余裕，延遲內(nèi)部排地址，也就是c、/c、d、/d，，其是在讀取解碼模塊20被解碼且通過路由模塊16延遲。
此外，假使此附加潛在信號(hào)AL0被激活，例如此附加潛在為0，此列激活信號(hào)是在RAS至CAS延遲tRCD之后被輸入，然后，有許多時(shí)間余裕用以存取數(shù)據(jù)以響應(yīng)此列激活信號(hào)接觸數(shù)據(jù)。在此例中，因?yàn)橐恍r(shí)間余裕，非延遲內(nèi)部排地址，也就是如a、/a、b、/b在讀取解碼模塊20中被解碼。
圖5是根據(jù)圖1所述的數(shù)據(jù)壓縮模塊40包括的DQ輸出緩沖器的電路圖。
如圖所示，此DQ輸出緩沖器包括在數(shù)據(jù)壓縮模塊40中，此數(shù)據(jù)壓縮模塊40包括一選通控制產(chǎn)生器42，一比較模塊44與一選通驅(qū)動(dòng)模塊46。此外，在此顯示一GIO驅(qū)動(dòng)器包括串行耦接于一供應(yīng)電壓與接地的間的兩個(gè)MOS晶體管PM1與NM1。
此選通控制產(chǎn)生器42接收壓縮測試信號(hào)tpara以及信號(hào)產(chǎn)生模塊所包括的選通信號(hào)產(chǎn)生器輸出的選通信號(hào)iostb，用于產(chǎn)生第一與第二數(shù)據(jù)選通信號(hào)iostb2與iost2b。比較模塊44接收單元陣列80輸出的每個(gè)數(shù)據(jù)用以壓縮成16位數(shù)據(jù)。最后地，此選通驅(qū)動(dòng)模塊46輸出一自比較模塊44輸出的壓縮數(shù)據(jù)至GIO驅(qū)動(dòng)器，以響應(yīng)第一與第二數(shù)據(jù)選通信號(hào)iostb2與iostb2b。
如上所述，此習(xí)知半導(dǎo)體存儲(chǔ)裝置能快速地通過使用此壓縮測試模式以測試所有的單元單位。
不過，包括在半導(dǎo)體存儲(chǔ)裝置的此測試模式不能測試一排插置模式(interleaving mode)，因?yàn)榘ㄔ诎雽?dǎo)體存儲(chǔ)裝置的所有排是同步地被激活。事實(shí)上，半導(dǎo)體存儲(chǔ)裝置操作在此排插置模式用以增加一操作速度。在排插置模式中，數(shù)據(jù)碰撞或偏離(skew)是發(fā)生在當(dāng)數(shù)據(jù)是任意地讀取與寫入在每個(gè)排間。
因此，用以測試一半導(dǎo)體存儲(chǔ)裝置在排插置模式的操作，數(shù)據(jù)不能被壓縮，所以結(jié)果是測試所需的時(shí)間會(huì)很長。

發(fā)明內(nèi)容
因此本發(fā)明提出一種高級(jí)模式的半導(dǎo)體存儲(chǔ)裝置，用以在半導(dǎo)體存儲(chǔ)裝置的排插置模式(interleaving mode)操作中尋找錯(cuò)誤以減少測試時(shí)間。
從本發(fā)明的一觀點(diǎn)來看，本發(fā)明提出了一種在壓縮測試模式中測試具有多個(gè)排的半導(dǎo)體存儲(chǔ)裝置操作的方法，包括下列步驟；(A)通過同時(shí)激活多個(gè)排以測試該半導(dǎo)體存儲(chǔ)裝置(B)通過隨機(jī)激活多個(gè)排以測試該半導(dǎo)體存儲(chǔ)裝置。
由本發(fā)明的另一觀點(diǎn)來看，本發(fā)明提出一種用以測試在壓縮測試模式中具有多個(gè)排的半導(dǎo)體裝置操作的裝置，包括一內(nèi)部地址產(chǎn)生器，用以接收一外部排地址以及產(chǎn)生內(nèi)部排地址以響應(yīng)一排插置測試信號(hào)；一讀取操作測試模塊，用以接收內(nèi)部排地址以及測試半導(dǎo)體存儲(chǔ)裝置中的一讀取操作以響應(yīng)排插置測試信號(hào)；一寫入操作測試模塊，用以接收內(nèi)部排地址以及測試半導(dǎo)體存儲(chǔ)裝置的一寫入操作。


從下面的優(yōu)選實(shí)施例的描述結(jié)合附圖可以更清楚地理解本發(fā)明的上面的和其他目的以及特征。
圖1是顯示一用在習(xí)知半導(dǎo)體存儲(chǔ)裝置的一測試模塊的方塊圖；圖2是用來描述圖1中在閂鎖模塊所包括的閂鎖器的結(jié)構(gòu)電路圖；圖3是用來描述圖1中在路由模塊所包括的路由器的結(jié)構(gòu)電路圖；圖4是如圖1中描述讀取解碼模塊的電路圖；圖5是根據(jù)圖1所述的數(shù)據(jù)壓縮模塊包括的DQ輸出緩沖器的電路圖；圖6是顯示根據(jù)本發(fā)明的使用在半導(dǎo)體存儲(chǔ)裝置中的一測試模塊圖；圖7是描述在圖6所示的閂鎖模塊的閂鎖器的電路圖；圖8是描述在圖6所示的路由模塊的路由器的電路圖；圖9是描述在第1圖所示的數(shù)據(jù)壓縮模塊的DQ輸出緩沖器的電路圖；圖10是描述在圖6所示的寫入解碼模塊的電路圖。
具體實(shí)施例方式
以下將根據(jù)所附圖標(biāo)仔細(xì)描述根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置。
圖6是顯示根據(jù)本發(fā)明的使用在半導(dǎo)體存儲(chǔ)裝置中的測試模塊圖。
如圖所示，此測試模塊包括一內(nèi)部地址產(chǎn)生器100，一讀取操作測試模塊與一寫入操作測試模塊。
此內(nèi)部地址產(chǎn)生器100，接收一外部排地址如BA0以及產(chǎn)生內(nèi)部排地址如a與/a以響應(yīng)一排插置測試信號(hào)iocomp。此讀取操作測試模塊，用以接收內(nèi)部排地址如a與/a及測試該半導(dǎo)體存儲(chǔ)裝置的一讀取操作以響應(yīng)該排插置測試信號(hào)iocomp。此寫入操作測試模塊，用以接收內(nèi)部排地址如a與/a，以及測試此半導(dǎo)體存儲(chǔ)裝置的一寫入操作。
在此，此讀取操作測試包括一讀取解碼模塊200，一壓縮控制模塊300與一數(shù)據(jù)壓縮模塊400；以及一寫入操作測試模塊，包括一寫入解碼模塊500，一寫入控制模塊600與一寫入驅(qū)動(dòng)模塊700。
更仔細(xì)地說，該內(nèi)部排地址產(chǎn)生器100轉(zhuǎn)換一排地址，例如BA0與BA1，以成為多個(gè)內(nèi)部排地址，也就是a、/a、b、/b、c、/c、d、/d，以響應(yīng)一壓縮測試信號(hào)tpara與此排插置測試信號(hào)iocomp。在此，該內(nèi)部排地址，也就是a、/a、b、/b、c、/c、d、/d，是被分類為非延遲內(nèi)部排地址，即a、/a、b、/b，與延遲內(nèi)部排地址，即c、/c、d、/d。這些多個(gè)內(nèi)部排地址如a、/a、b、/b、c、/c、d、/d被輸入至該讀取解碼模塊200。此讀取解碼模塊200解碼多個(gè)內(nèi)部排地址，也就是a、/a、b、/b、c、/c、d、/d，用于產(chǎn)生多個(gè)讀取排操作信號(hào)rd_bank0、rd_bank1、rd_bank2與rd_bank3，以響應(yīng)一附加潛在信號(hào)AL0與該排插置測試信號(hào)iocomp。此壓縮控制模塊300是用以控制該數(shù)據(jù)壓縮模塊400以響應(yīng)這些讀取排操作信號(hào)rd_bank0、rd_bank1、rd_bank2與rd_bank3。此數(shù)據(jù)壓縮模塊400具有多個(gè)DQ輸出緩沖器，用以壓縮每個(gè)排所輸出的數(shù)據(jù)，用于輸出一測試結(jié)果信號(hào)以響應(yīng)壓縮測試信號(hào)tpara與一排非激活信號(hào)Xedb_ba。
此外，該非延遲內(nèi)部排地址，也就是a、/a、b、/b，被輸入至寫入解碼模塊500。寫入解碼模塊500解碼內(nèi)部排地址a、/a、b、/b的一部分，用于產(chǎn)生多個(gè)寫入排操作信號(hào)wt_bank0、wt_bank1、wt_bank2與wt_bank3。寫入控制模塊600控制寫入驅(qū)動(dòng)模塊700以響應(yīng)一寫入激活信號(hào)WTen與多個(gè)寫入排操作信號(hào)wt_bank0、wt_bank1、wt_bank2與wt_bank3。寫入驅(qū)動(dòng)模塊700用以儲(chǔ)存輸入至包括在每個(gè)排的單元陣列800。
此外，該內(nèi)部排地址產(chǎn)生器100包括一閂鎖控制器180，一緩沖模塊，一閂鎖模塊，一路由模塊。閂鎖控制器180，用以接收壓縮測試信號(hào)tpara與排插置測試信號(hào)iocomp與控制一閂鎖控制信號(hào)。緩沖模塊包括兩個(gè)緩沖器，例如緩沖器120，每個(gè)緩沖器用以接收一第一位排地址BA0與一第二位排地址BA1，并且轉(zhuǎn)換第一位排地址BA0與一第二位排地址BA1成為內(nèi)部排地址如ba0_add、ba0_addb、ba1_add與ba1_addb，每個(gè)皆對(duì)應(yīng)至第一位排地址BA0與第二位排地址BA1。此閂鎖模塊包括兩個(gè)閂鎖器，如閂鎖器140，每個(gè)閂鎖器是被閂鎖控制信號(hào)控制以傳輸內(nèi)部地址如ba0_addd、ba0_addb、ba1_add與ba1_addb至路由模塊作為非延遲內(nèi)部排地址如a、/a、b、/b。此路由模塊也包括兩個(gè)路由器，例如路由器160，每個(gè)路由器用以延遲部分多個(gè)內(nèi)部排地址如a、/a、b、/b，用于產(chǎn)生作為延遲內(nèi)部排地址如c、/c、d、/d。
更仔細(xì)地說，壓縮測試模塊300包括一讀取控制模塊320與一選通信號(hào)產(chǎn)生模塊340。讀取控制模塊320包括多個(gè)讀取控制器，每個(gè)控制器被一讀取激活信號(hào)RDen控制以接收讀取排操作信號(hào)與輸出排非插置信號(hào)如Xedb_ba至數(shù)據(jù)壓縮模塊400；以及一選通信號(hào)產(chǎn)生模塊340包括多個(gè)選通信號(hào)產(chǎn)生器，每個(gè)選通信號(hào)產(chǎn)生器用以產(chǎn)生多個(gè)選通信號(hào)，例如iostb。
在此，每個(gè)讀取控制器，每個(gè)選通信號(hào)產(chǎn)生器與每個(gè)DQ輸出緩沖器是個(gè)別的對(duì)應(yīng)至每個(gè)包括在習(xí)知半導(dǎo)體存儲(chǔ)裝置中的排。此外，每個(gè)緩沖區(qū)，每個(gè)閂鎖器以及每個(gè)路由器在內(nèi)部排地址產(chǎn)生器中是個(gè)別地對(duì)應(yīng)至每一排地址的每一位。
接下來描述當(dāng)壓縮測試信號(hào)tpara被激活時(shí)，半導(dǎo)體存儲(chǔ)裝置的測試操作。
首先，內(nèi)部排地址產(chǎn)生器100不管這些排地址激活這些內(nèi)部排地址如a、/a、b、/b、c、/c、d、/d以響應(yīng)壓縮測試信號(hào)tpara。然后，讀取解碼模塊200所輸出的這些讀取排操作信號(hào)rd_bank0、rd_bank1、rd_bank2與rd_bank3以及寫入解碼模塊500所輸出的這些寫入排操作信號(hào)wt_bank0、wt_bank1、wt_bank2與wt_bank3皆被激活。如果寫入激活信號(hào)WTen被激活，寫入控制模塊600與寫入驅(qū)動(dòng)模塊700則被激活，然后，數(shù)據(jù)被輸入至單元陣列800。此外，如果讀取激活信號(hào)RDen被激活以響應(yīng)附加潛在信號(hào)AL0與排插置測試信號(hào)iocomp，多個(gè)單元陣列800所輸出的數(shù)據(jù)LI00<0:15>至LI<0:15>則被壓縮與輸出。此時(shí)，其它排地址，如沒有被選擇到的排，輸出一邏輯高電平信號(hào)取代測試結(jié)果信號(hào)以響應(yīng)排非激活信號(hào)如Xedb_ba。
在此，假如一經(jīng)由數(shù)據(jù)墊所輸出的信號(hào)的邏輯狀態(tài)是高電平時(shí)，半導(dǎo)體存儲(chǔ)裝置不具有瑕疵單元；但是，否則此半導(dǎo)體存儲(chǔ)裝置則至少具有一個(gè)瑕疵單元。
圖7是描述在圖6所示的閂鎖模塊的閂鎖器140與閂鎖控制器180的電路圖。
如圖所示，此閂鎖控制器180包括第5反相器I5與一第六NAND門ND6；閂鎖器140包括一第一閂鎖單元142，一第二閂鎖單元144，一第一NAND門ND1與一第二NAND門ND2。在此，此第一與第二閂鎖單元142與144是由兩個(gè)電路集連接反相器所建構(gòu)。
在閂鎖控制器180中，第五反相器I5是用以反相排插置測試信號(hào)iocomp。第六NAND門接收第五反相器I5輸出的輸出信號(hào)與壓縮測試信號(hào)tpara用于產(chǎn)生NAND操作的一結(jié)果信號(hào)。
此第一閂鎖單元142用以閂鎖一反相內(nèi)部排地址，如ba0_addb；以及第二閂鎖單元144則是用來閂鎖一內(nèi)部排地址如ba0_add。第一NAND門ND1接收一閂鎖控制器180輸出的一輸出信號(hào)與一反相內(nèi)部排地址，也就是內(nèi)部排地址與一反相壓縮測試信號(hào)以產(chǎn)生NAND操作的結(jié)果信號(hào)作為一第一內(nèi)部排地址。再者，此第二NAND門ND2接收閂鎖控制器180所輸出的輸出信號(hào)與反相壓縮測試信號(hào)來產(chǎn)生一NAND操作的結(jié)果信號(hào)作為第一反相內(nèi)部排地址/a。
圖8是描述在圖6所示的路由模塊中的路由器的電路圖。
如圖所示，此讀取解碼模塊200包括一控制信號(hào)產(chǎn)生器210與多個(gè)解碼器220、240、260與280。此控制信號(hào)產(chǎn)生器210用以產(chǎn)生第一與第二控制信號(hào)，如AL0b與AL0d，以響應(yīng)附加潛在信號(hào)AL0、此壓縮測試信號(hào)tpara以及排插置測試信號(hào)iocomp。每個(gè)解碼器接收兩個(gè)排地址以響應(yīng)此第一與第二控制信號(hào)如AL0b與AL0d，并且選擇這兩個(gè)內(nèi)部排地址的其中之一，用于產(chǎn)生一反相選擇地址作為讀取排操作信號(hào)。在此，每個(gè)解碼器是與圖4中的每個(gè)習(xí)知解碼器的結(jié)構(gòu)相同，因此，關(guān)于每個(gè)解碼器的詳細(xì)描述則省略。
更仔細(xì)地說，此控制信號(hào)產(chǎn)生器210包括一第一NOR門NR1用以執(zhí)行此壓縮測試信號(hào)tpara的操作與排插置測試信號(hào)iocomp，一第九NAND門ND9用以產(chǎn)生附加潛在信號(hào)AL0與第一NOR門NR1的輸出信號(hào)于NAND操作下的一結(jié)果信號(hào)，以及一第六反相器I6用以反相一第一控制信號(hào)AL0b，也就是自第九NAND門ND9所輸出的信號(hào)，用于產(chǎn)生一第二控制信號(hào)AL0d。
圖9是描述在圖1所示的數(shù)據(jù)壓縮模塊的DQ輸出緩沖器的電路圖。
如圖所示，此DQ輸出緩沖器，如緩沖器360，是包括在一數(shù)據(jù)壓縮產(chǎn)模塊400中，此緩沖器包括一選通控制產(chǎn)生器420，一比較模塊440，一選通驅(qū)動(dòng)模塊460與一輸出控制器480。此外，在此顯示一GIO驅(qū)動(dòng)器，包括兩個(gè)串接于供應(yīng)電壓與接地之間的MOS晶體管PM2與NM2。
此選通控制產(chǎn)生器420接收此壓縮測試信號(hào)tpara與排非激活信號(hào)Xedb_ba與包括在信號(hào)產(chǎn)生模塊340的選通信號(hào)產(chǎn)生器輸出的選通信號(hào)iostb，用于產(chǎn)生一輸出控制信號(hào)tgiob、一第一與第二數(shù)據(jù)選通信號(hào)iostb2與iostb2b。比較模塊440接收單元陣列80輸出的每個(gè)數(shù)據(jù)LI00<0:15>至LI03<0:15>，用以壓縮此16位的數(shù)據(jù)作為測試結(jié)果信號(hào)。再者，此選通驅(qū)動(dòng)模塊460輸出比較模塊440所輸出的一壓縮數(shù)據(jù)至GI0驅(qū)動(dòng)器以響應(yīng)此第一與第二數(shù)據(jù)選通信號(hào)iostb2與iostb2b。最后，輸出控制器480包括兩個(gè)NAND門，用以選擇性地輸出此測試結(jié)果信號(hào)與一邏輯高電平信號(hào)以響應(yīng)輸出控制信號(hào)tgiob。
在此，假如排非激活信號(hào)如Xedb_ba被激活后，此對(duì)應(yīng)排會(huì)輸出邏輯高電平信號(hào)。這是因?yàn)橐慌泡敵鲆贿壿嫷碗娖叫盘?hào)假如此排至少具有一個(gè)瑕疵單元。假如沒被選擇的排中的其中的一輸出一邏輯低電平信號(hào)，在選擇到的排發(fā)現(xiàn)錯(cuò)誤則是可能的。
圖10是描述在圖6所示的寫入解碼模塊的電路圖。
如圖所述，寫入解碼模塊500包括四個(gè)NAND門，每個(gè)NAND門用以接收非延遲內(nèi)部排地址，用于產(chǎn)生寫入排操作信號(hào)，如wt_bank0。在此，寫入解碼模塊500僅接收非延遲內(nèi)部排位置，因?yàn)閷懭氩僮鞯拈V鎖通常較其用于半導(dǎo)體存儲(chǔ)裝置的讀取操作短一個(gè)時(shí)脈周期。
如上所述，此測試模塊通過使用壓縮測試模式來測試半導(dǎo)體存儲(chǔ)裝置中的排插置模式。此外，此半導(dǎo)體存儲(chǔ)裝置能快速地測試所有的單元單位是通過使用壓縮測試模式。
在此，雖然此測試所使用的內(nèi)部排地址在本發(fā)明中是通過附加潛在所控制，但此測試能不用顧慮附加潛在來執(zhí)行。
因此，在排插置模式中用以測試半導(dǎo)體存儲(chǔ)裝置的操作，壓縮測試模式能被實(shí)行，而所需要的測試時(shí)間則明顯的減少。
本發(fā)明的應(yīng)用是與韓國專利第2004-18919與第2004-01824號(hào)的專利案相關(guān)，上述專利申請(qǐng)案是分別在2004年3月19號(hào)與2004年1月10號(hào)于韓國專利局被提出申請(qǐng)，整個(gè)內(nèi)容是通過這些例子在此整合。
當(dāng)本發(fā)明已依據(jù)這些特別實(shí)施例敘述之后，本發(fā)明是與習(xí)知技術(shù)有種種不同，熟習(xí)此技藝者可在不脫離本發(fā)明的精神與范圍內(nèi)做種種的改變與修正，因此本發(fā)明的保護(hù)范圍當(dāng)視上述的權(quán)利要求范圍為準(zhǔn)。
本案摘要附圖的元件代表符號(hào)簡單說明100 內(nèi)部排地址產(chǎn)生器120 緩沖器140 閂鎖器160 路由器200 讀取解碼模塊300 壓縮控制模塊320 讀取控制模塊340 選通信號(hào)產(chǎn)生模塊360 DQ輸出緩沖器400 數(shù)據(jù)壓縮模塊500 寫入解碼模塊600 寫入控制模塊700 寫入驅(qū)動(dòng)模塊800 單元陣列符號(hào)說明10、100 內(nèi)部排地址產(chǎn)生器20、200 讀取解碼模塊21控制信號(hào)產(chǎn)生器22、24、26、28解碼器30壓縮控制模塊32、320 讀取控制模塊34、340 選通信號(hào)產(chǎn)生模塊36、360 DQ輸出緩沖器40、400 數(shù)據(jù)壓縮模塊
42、420選通控制產(chǎn)生器44、440比較模塊46、460選通驅(qū)動(dòng)模塊480輸出控制器50、500寫入解碼模塊60、600寫入控制模塊70、700寫入驅(qū)動(dòng)模塊80、800單元陣列BA0第一位排地址BA1第二位排地址12、120緩沖器14、140閂鎖器16、160路由器I1 第一反相器14a、142 第一閂鎖單元14b、144 第二閂鎖單元ND1第一NAND門ND2第二NAND門ND3第三NAND門ND4第四NAND門ND5第五NAND門ND6第六NAND門ND7第七NAND門ND8第八NAND門ND9第九NAND門
PM1、NM1MOS晶體管a，/a，b，/b內(nèi)部排地址iocomp 排插置測試信號(hào)tpara 壓縮測試信號(hào)I1 第一反相器I2 第二反相器
權(quán)利要求
1.一種用以測試在壓縮測試模式中具有多個(gè)排的半導(dǎo)體存儲(chǔ)裝置操作的方法，其特征在于，包括下列步驟(A)通過同時(shí)激活多個(gè)排以測試該半導(dǎo)體存儲(chǔ)裝置；以及(B)通過隨機(jī)激活多個(gè)排以測試該半導(dǎo)體存儲(chǔ)裝置。
2.根據(jù)權(quán)利要求1所述的方法，其中每個(gè)排包括一數(shù)據(jù)墊用以輸入和輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的方法，其中該步驟(B)更包括步驟(B-1)以供應(yīng)一般狀態(tài)信息至數(shù)據(jù)墊，每個(gè)對(duì)應(yīng)至每個(gè)除激活排之外的未激活排，用以避免未激活排被視為瑕疵排。
4.根據(jù)權(quán)利要求1所述的方法，其中更包括一步驟(C)以延遲排地址，該排地址被用來激活每個(gè)排，用以根據(jù)附加的潛在測試半導(dǎo)體存儲(chǔ)裝置的操作。
5.一種用以測試在壓縮測試模式中具有多個(gè)排的半導(dǎo)體存儲(chǔ)裝置操作的裝置，其特征在于，包括一內(nèi)部地址產(chǎn)生器，用以接收一外部排地址以及產(chǎn)生內(nèi)部排地址以響應(yīng)一排插置測試信號(hào)；一讀取操作測試模塊，用以接收該內(nèi)部排地址以及測試該半導(dǎo)體存儲(chǔ)裝置的一讀取操作以響應(yīng)該排插置測試信號(hào)；以及一寫入操作測試模塊，用以接收該內(nèi)部排地址以及測試該半導(dǎo)體存儲(chǔ)裝置的一寫入操作。
6.根據(jù)權(quán)利要求5所述的裝置，其中該內(nèi)部排地址被分成為非延遲內(nèi)部排地址與延遲內(nèi)部排地址。
7.根據(jù)權(quán)利要求6所述的裝置，其中該內(nèi)部地址產(chǎn)生器包括一閂鎖控制器，用以接收一壓縮測試信號(hào)與該排插置測試信號(hào)并且控制一閂鎖控制信號(hào)；一緩沖模塊，用以轉(zhuǎn)換該外部排地址成為內(nèi)部地址；一閂鎖模塊，是由該閂鎖控制信號(hào)控制，用以閂鎖該內(nèi)部地址，用于輸出該內(nèi)部地址作為非延遲內(nèi)部排地址；以及一路由模塊，用以延遲該閂鎖模塊輸出的該非延遲內(nèi)部排地址，用于產(chǎn)生該延遲內(nèi)部排地址。
8.根據(jù)權(quán)利要求7所述的裝置，其中該緩沖模塊包括多個(gè)緩沖區(qū)，每個(gè)對(duì)應(yīng)至每個(gè)該外部排地址的每一位。
9.根據(jù)權(quán)利要求8所述的裝置，其中該閂鎖模塊包括多個(gè)被該閂鎖控制信號(hào)控制的閂鎖器，每個(gè)閂鎖器對(duì)應(yīng)至每個(gè)該外部排地址的每一位。
10.根據(jù)權(quán)利要求9所述的裝置，其中該路由模塊包括多個(gè)路由器，每個(gè)路由器對(duì)應(yīng)至每個(gè)該外部排地址的每一位。
11.根據(jù)權(quán)利要求6所述的裝置，其中該讀取操作模塊包括一讀取解碼模塊，用以根據(jù)附加的潛在信號(hào)解碼該非延遲內(nèi)部排地址以及該延遲內(nèi)部排地址之一，該壓縮測試信號(hào)與該排插置測試信號(hào)用于產(chǎn)生多個(gè)讀取排操作信號(hào)；一壓縮控制模塊，是被一讀取激活信號(hào)控制，用以接收多個(gè)讀取排操作信號(hào)與產(chǎn)生多個(gè)選通信號(hào)；以及一數(shù)據(jù)壓縮模塊，用以壓縮多個(gè)單元陣列輸出的數(shù)據(jù)以及產(chǎn)生一測試結(jié)果信號(hào)以響應(yīng)該壓縮測試信號(hào)與多個(gè)選通信號(hào)。
12.根據(jù)權(quán)利要求11所述的裝置，其中該讀取解碼模塊包括一控制信號(hào)產(chǎn)生器，用以接收該附加潛在信號(hào)，該壓縮測試信號(hào)與該排插置測試信號(hào)用于產(chǎn)生第一與第二控制信號(hào)；以及多個(gè)解碼器，每個(gè)解碼器用以解碼該非延遲內(nèi)部排地址與該延遲內(nèi)部排地址以響應(yīng)該第一與該第二控制信號(hào)，其中每個(gè)解碼器對(duì)應(yīng)至包括在半導(dǎo)體存儲(chǔ)裝置中的每個(gè)排。
13.根據(jù)權(quán)利要求12所述的裝置，其中該數(shù)據(jù)壓縮模塊包括多個(gè)DQ輸出緩沖器，每個(gè)DQ輸出緩沖器對(duì)應(yīng)至該外部排地址的每一位。
14.根據(jù)權(quán)利要求13所述的裝置，其中該DQ輸出緩沖器包括一選通控制產(chǎn)生器，用以產(chǎn)生一輸出控制信號(hào)、第一數(shù)據(jù)選通信號(hào)與第二數(shù)據(jù)選通信號(hào)以響應(yīng)一般狀態(tài)信息信號(hào)、該壓縮測試信號(hào)以及該選通信號(hào)；一比較模塊，用以接收多個(gè)數(shù)據(jù)并且產(chǎn)生該測試結(jié)果信號(hào)；一選通驅(qū)動(dòng)模塊，用以輸出該測試結(jié)果信號(hào)以響應(yīng)該第一與該第二控制信號(hào)；以及一輸出控制器，用以輸出該測試結(jié)果信號(hào)以響應(yīng)該輸出控制信號(hào)。
15.根據(jù)權(quán)利要求6所述的裝置，其中該寫入操作測試模塊包括一寫入解碼模塊，用以解碼該非延遲內(nèi)部排地址，用于產(chǎn)生多個(gè)寫入排操作信號(hào)；一寫入控制模塊，是由一寫入激活信號(hào)控制，用以接收這些寫入排操作信號(hào)并且產(chǎn)生多個(gè)寫入驅(qū)動(dòng)信號(hào)；以及一數(shù)據(jù)壓縮模塊，用以儲(chǔ)存輸入數(shù)據(jù)至單元陣列中以響應(yīng)該多個(gè)寫入驅(qū)動(dòng)信號(hào)。
全文摘要
一種用以測試一半導(dǎo)體存儲(chǔ)裝置的操作的裝置，具有在壓縮測試模式中的多個(gè)排，包括一內(nèi)部地址產(chǎn)生器，用以接收一外部排地址以及響應(yīng)一排插置測試信號(hào)而產(chǎn)生內(nèi)部排地址；一讀取操作測試模塊用以接收內(nèi)部排地址以及測試該半導(dǎo)體存儲(chǔ)裝置的一讀取操作以響應(yīng)排插置測試信號(hào)；以及一寫入操作測試模塊，用以接收內(nèi)部排地址與測試半導(dǎo)體存儲(chǔ)裝置的寫入操作。
文檔編號(hào)G06F11/00GK1637953SQ20041008868
公開日2005年7月13日 申請(qǐng)日期2004年11月15日 優(yōu)先權(quán)日2004年1月10日
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