專利名稱：層次集成電路設(shè)計(jì)和分析系統(tǒng)中對(duì)子模塊設(shè)計(jì)的表達(dá)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路制造。更具體地，本發(fā)明涉及用來設(shè)計(jì)并檢驗(yàn)集成電路的內(nèi)容和布局的系統(tǒng)。
背景技術(shù)：
在電子計(jì)算機(jī)輔助設(shè)計(jì)(ECAD)軟件系統(tǒng)中，必須作為一組數(shù)據(jù)庫記錄存儲(chǔ)集成電路設(shè)計(jì)規(guī)范和實(shí)現(xiàn)數(shù)據(jù)，并且由于在其上運(yùn)行該軟件的計(jì)算機(jī)的虛擬存儲(chǔ)器容量這些記錄具有某有限的最大長(zhǎng)度。此外，ECAD軟件的執(zhí)行時(shí)間通常隨設(shè)計(jì)的規(guī)模增加。表示一個(gè)非常大的集成電路設(shè)計(jì)的數(shù)據(jù)可能太大不能適應(yīng)計(jì)算機(jī)的存儲(chǔ)器，或者，設(shè)計(jì)或仿真整個(gè)設(shè)計(jì)所需要的執(zhí)行時(shí)間可能是過長(zhǎng)的。當(dāng)集成電路內(nèi)的元件(即門)的數(shù)量以及伴隨的連接為幾千萬個(gè)、幾億個(gè)或更多時(shí)尤其是這樣。
層次分解或“劃分”是一種可用來減小大集成電路設(shè)計(jì)規(guī)范的復(fù)雜性的技術(shù)，從而把完成設(shè)計(jì)所需的存儲(chǔ)器和/或執(zhí)行時(shí)間保持是易管理的。不用單個(gè)平面數(shù)據(jù)庫表示設(shè)計(jì)，而是把設(shè)計(jì)劃分成通常稱為“塊”的可獨(dú)立設(shè)計(jì)并檢驗(yàn)的片段。利用給定的單層層次，設(shè)計(jì)規(guī)范由一組塊以及這些塊之間的頂層互連組成。采用多層的層次，塊本身由更小的子塊以及子塊的互連組成。
設(shè)計(jì)小組還可以簡(jiǎn)單地把層次分解作為組織工具充當(dāng)在數(shù)位設(shè)計(jì)人員之間劃分設(shè)計(jì)項(xiàng)目的方法。但是，設(shè)計(jì)小組在設(shè)計(jì)規(guī)劃中建立的邏輯層次不必和為了實(shí)現(xiàn)劃分設(shè)計(jì)中所采用的物理層次相同。通常邏輯層次要比物理層次深得多?？梢岳脡K平整過程把邏輯層次變換成物理層次。
常規(guī)層次設(shè)計(jì)計(jì)劃通常按二個(gè)主要步驟進(jìn)行自頂向下的塊規(guī)劃步驟并接著自底向上的檢驗(yàn)步驟。如果塊本身是在自頂向下階段期間實(shí)現(xiàn)的(即在其子女之前實(shí)現(xiàn)每個(gè)塊)該流程稱為自頂向下流程。相反，如果在自底向上階段期間實(shí)現(xiàn)塊(即在每個(gè)塊所有子女完成后實(shí)現(xiàn)該塊)該流程稱為自底向上流程。自頂向下流程和自底向上流程各具有優(yōu)點(diǎn)和缺點(diǎn)。在不失一般性情況下，本文的剩余部分中把自頂向下流程作為例子。可利用相同技術(shù)實(shí)現(xiàn)自底向上流程。
圖1示出典型自頂向下塊規(guī)劃和實(shí)現(xiàn)流程。它從劃分設(shè)計(jì)網(wǎng)表開始，以把邏輯層次變換(映射)成物理層次，從而定義頂層塊和一組要實(shí)現(xiàn)的子塊(步驟110)。接著對(duì)每個(gè)子塊分配寬度和高度值以及平面布局中的布置(步驟115)。然后對(duì)每個(gè)子塊上的引腳分配位置，它們代表網(wǎng)和該子塊邊界相交的位置(步驟120)。然后是時(shí)間預(yù)算步驟，該步驟對(duì)每個(gè)子塊引腳分配信號(hào)到達(dá)/所需時(shí)間限制，以指示對(duì)與子塊邊界相交的定時(shí)路徑分配時(shí)鐘周期的哪個(gè)部分(步驟135)。
在自頂向下流程的此刻，當(dāng)規(guī)劃了頂層塊后，該過程準(zhǔn)備實(shí)現(xiàn)該塊。對(duì)該塊擁有的所有葉單元(標(biāo)準(zhǔn)單元和宏單元)分配布局，并且布線該塊擁有的所有的網(wǎng)(步驟140)。如果任何網(wǎng)在子塊上布線(所謂的“饋通網(wǎng)”)把這些導(dǎo)線向下推到它們搭接的子塊中，并且在這些導(dǎo)線和子塊邊界相交處在子塊上形成新引腳(步驟145)。接著，按照相同的過程遞歸地實(shí)現(xiàn)各子塊(步驟150)。這涉及把每個(gè)子塊對(duì)待成頂層塊遞歸地進(jìn)行步驟110至170。
為了成功地完成上面的過程，對(duì)每個(gè)塊分配的形狀、引腳位置和定時(shí)預(yù)算必須體現(xiàn)可實(shí)現(xiàn)的限制。否則該系統(tǒng)可能不能按照某些塊的規(guī)范完成這些塊的實(shí)現(xiàn)。在這種情況下在達(dá)到正確的實(shí)現(xiàn)之前可能需要修改規(guī)范并且可能需要重復(fù)該自頂向下過程。這種迭代修改是耗時(shí)的，從而應(yīng)該避免。因此，用來在這些步驟中達(dá)到高質(zhì)量結(jié)果的方法非常重要。
當(dāng)完成該遞歸的自頂向下規(guī)劃和實(shí)現(xiàn)步驟時(shí)，可以開始自底向上的檢驗(yàn)過程。從最底層塊到最頂層，就邏輯正確性、定時(shí)以及電性能獨(dú)立地分析每個(gè)塊并且和其規(guī)范比照(步驟155)。在假定所有子塊正確下，在獨(dú)立地檢驗(yàn)一個(gè)塊的所有子塊后可以分析該塊本身(步驟170)。

發(fā)明內(nèi)容
在各種實(shí)施例中，本發(fā)明包括建立和使用稱為塊“抽象”的簡(jiǎn)化模型，其足夠詳細(xì)地捕捉塊的結(jié)構(gòu)和行為，從而可以正確地分析與它的父塊以及同胞塊的接口。該抽象的目標(biāo)是減少向塊在層次中的先輩表達(dá)該塊所需使用的存儲(chǔ)量，并且減少在其父塊和同胞塊環(huán)境中分析每個(gè)實(shí)例塊所需要的執(zhí)行時(shí)間量。


通過在連帶著各附圖情況下閱讀下述詳細(xì)說明會(huì)更好地理解本發(fā)明的這些以及其它的目的、特征和優(yōu)點(diǎn)，附圖中圖1示出典型的自頂向下規(guī)劃和實(shí)現(xiàn)流程；圖2示出依據(jù)本發(fā)明一個(gè)或多個(gè)實(shí)施例的層次設(shè)計(jì)過程；圖3示出至少依據(jù)本發(fā)明一實(shí)施例的抽象處理；圖4示出至少依據(jù)本發(fā)明一實(shí)施例的邏輯外殼標(biāo)記處理；圖5示出一個(gè)歷經(jīng)該標(biāo)記處理的塊；圖6概括圖4的處理數(shù)據(jù)輸入步驟；圖7概括圖6中所示的正向處理引腳步驟；圖8概括圖4的處理輸出步驟；圖9概括圖8中所示的反向處理引腳步驟；圖10概括圖4的處理時(shí)鐘輸入步驟；圖11概括圖10中所示正向處理時(shí)鐘引腳步驟；圖12示出本發(fā)明一實(shí)施例中的物理定時(shí)外殼模型；以及圖13示出一種能實(shí)現(xiàn)并且應(yīng)用本發(fā)明的一個(gè)或多個(gè)實(shí)施例的示例計(jì)算機(jī)系統(tǒng)。
具體實(shí)施例方式
實(shí)現(xiàn)自頂向下層次設(shè)計(jì)過程的一種方式是圖2中示出并描述的層次設(shè)計(jì)流程。圖2中示出設(shè)計(jì)流程是帶有三個(gè)附加步驟230、260和265的對(duì)圖1中示出的自頂向下流程的改進(jìn)。該改進(jìn)涉及一種自頂向下預(yù)算步驟、塊實(shí)現(xiàn)步驟以及自底向上檢驗(yàn)步驟期間在其父塊和同胞塊環(huán)境(Context)下對(duì)一子塊建模的方法。這些步驟表示流程中防礙清晰層次邊界的位置以及需要進(jìn)行跨界分析的位置。如果沒有管理該跨界分析的有效技術(shù)會(huì)丟失層次設(shè)計(jì)過程的能夠減小設(shè)計(jì)大型集成電路所需的存儲(chǔ)器和運(yùn)行時(shí)間的主要優(yōu)點(diǎn)。
在自頂向下的預(yù)算步驟期間，一個(gè)目的是分析越過一個(gè)或多個(gè)層次邊界的組合邏輯路徑(鎖存器和/或觸發(fā)器之間的邏輯門)并且確定對(duì)路徑的每個(gè)區(qū)段應(yīng)預(yù)算的時(shí)鐘周期份額。
在自頂向下塊實(shí)現(xiàn)步驟期間，在實(shí)現(xiàn)其各子塊之前設(shè)置一個(gè)塊并確定它的布線。在大多數(shù)情況中該布局以及布線選擇在層次邊界上良好去耦，但是，許多現(xiàn)代制造工藝要求布線導(dǎo)線遵守一組稱為“天線規(guī)則”的規(guī)則，這些規(guī)則需要在層次邊界兩側(cè)上出現(xiàn)的布線導(dǎo)線的詳細(xì)掌握。
在自底向上檢驗(yàn)過程期間也需要分析跨越層次邊界的組合邏輯路徑。在分析含有子塊的塊時(shí)，應(yīng)該希望利用各子塊事先已經(jīng)檢驗(yàn)過的事實(shí)，從而避免在分析它們的父母時(shí)再次分析各子塊。
為了解決這三種情況，在各種實(shí)施例中本發(fā)明公開應(yīng)用一種稱為塊“抽象”的簡(jiǎn)化模型，其足夠詳細(xì)地捕捉塊的結(jié)構(gòu)和行為，從而可以正確地分析與它的父塊以及同胞塊的接口。該抽象的目標(biāo)是減少向塊在層次中的先輩們表達(dá)該塊所需使用的存儲(chǔ)器量，并且減少在其父塊和同胞塊環(huán)境中分析每個(gè)實(shí)例塊所需要的執(zhí)行時(shí)間量。
如前面所述，在這方面，通過添加步驟230、260和265補(bǔ)充并且加強(qiáng)圖1的層次設(shè)計(jì)流程。在時(shí)間預(yù)算步驟之前，于步驟230中建立每個(gè)子塊的抽象供預(yù)算期間使用。由于子塊尚未實(shí)現(xiàn)，它不包含物理實(shí)現(xiàn)數(shù)據(jù)，只有它的網(wǎng)表說明。從而，預(yù)算期間使用的抽象意味著只對(duì)子塊的邏輯行為建模，尚不能得到物理行為和電行為的細(xì)節(jié)。該初始抽象在預(yù)算期間使用并且接著予以廢棄。
在時(shí)間預(yù)算、布局和布線、導(dǎo)線下推、塊實(shí)現(xiàn)和塊檢驗(yàn)(步驟235、240、245、250和255)后，建立每個(gè)塊的第二抽象(步驟260)。由于現(xiàn)在已完成塊設(shè)計(jì)，該抽象必須對(duì)塊的詳細(xì)物理和電特性以及它邏輯行為建模。
由于檢驗(yàn)過程是自底向上出現(xiàn)的，在塊自身被檢驗(yàn)之前已經(jīng)獨(dú)立地檢驗(yàn)了該塊的所有子女。在塊的檢驗(yàn)期間用各個(gè)子塊的抽象代替它的所有子塊(步驟263)，從而利用子塊的實(shí)現(xiàn)以及行為幾乎已經(jīng)檢驗(yàn)的事實(shí)。只有超過層次邊界的組合邏輯路徑尚待檢驗(yàn)。在向上穿過層次移動(dòng)的過程中，通過該抽象提供的數(shù)據(jù)減少會(huì)明顯加快對(duì)塊的檢驗(yàn)并且會(huì)降低存儲(chǔ)器要求。
盡管操作上步驟210、215、220分別類似于塊110、115和120，所有其它步驟230-270由于它們處理設(shè)計(jì)的抽象而不是處理原始設(shè)計(jì)本身而得到增強(qiáng)。
自頂向下塊實(shí)現(xiàn)流程和自底向上塊實(shí)現(xiàn)流程之間的主要不同在于，在前者中塊在它的子女之前實(shí)現(xiàn)，而在后者中塊在它的子女之后實(shí)現(xiàn)。應(yīng)把圖2的層次實(shí)現(xiàn)流程修改成把塊240和245放在塊265和270之中。主要的影響是，在自頂向下的流程中，在完成其子女的實(shí)現(xiàn)之前實(shí)現(xiàn)頂層塊。從而本發(fā)明在實(shí)現(xiàn)其父母時(shí)把子塊預(yù)算當(dāng)成理想的優(yōu)化使用。另一方面，在自底向上的流程中，塊必須在它的父母之前實(shí)現(xiàn)或者已知同胞塊的實(shí)現(xiàn)。從而必須把它的定時(shí)預(yù)算當(dāng)成理想的優(yōu)化目標(biāo)使用。
當(dāng)在自底向上實(shí)現(xiàn)和檢驗(yàn)流程中使用時(shí)，和其中僅檢驗(yàn)為自底向上的自頂向下實(shí)現(xiàn)流程中一樣，可以等效地應(yīng)用該所說明的抽象機(jī)制。但是，在自底向上實(shí)現(xiàn)流程中利用抽象對(duì)完成的子塊而不是對(duì)理想化預(yù)算建模可能造成在更高品質(zhì)下實(shí)現(xiàn)它的父塊。后面詳細(xì)列出“逆抽象”機(jī)制，其允許在自頂向下流程中實(shí)現(xiàn)相同的好處。
現(xiàn)有的塊抽象方法依賴于簡(jiǎn)化的行為模型，以便捕捉塊的邏輯、物理和電行為的近似行為描述。通常用和每個(gè)引腳關(guān)聯(lián)的數(shù)學(xué)模型表達(dá)它們。例如，可以用二進(jìn)制判定圖(BDD)描述每個(gè)引腳的邏輯說明?？梢杂煤?jiǎn)化到固定時(shí)刻數(shù)量的線性化RC網(wǎng)絡(luò)捕捉每個(gè)引腳的電氣說明。目前，不存在已知的用來建立表達(dá)引腳的天線參數(shù)的簡(jiǎn)單化物理信息模型的方法。由于缺少對(duì)該后一種應(yīng)用的有效抽象，通常需要一種天線構(gòu)造回避技術(shù)，例如在每個(gè)引腳處插入二極管，從而產(chǎn)生簡(jiǎn)化的電路性能。
采用和應(yīng)用下面說明的抽象機(jī)制導(dǎo)致一種真正對(duì)彼此都互相依賴的定時(shí)分析、電分析、布局和布線以及預(yù)算的協(xié)調(diào)統(tǒng)一的近似。另外，和傳統(tǒng)的依賴近似數(shù)學(xué)模型的傳統(tǒng)抽象機(jī)制不同，它保證完全的準(zhǔn)確性。
定時(shí)分析靜態(tài)定時(shí)分析主要涉及計(jì)算鎖存器和/或觸發(fā)器之間數(shù)據(jù)信號(hào)的傳播時(shí)間。該信息既用于優(yōu)化父塊中的邏輯，又用于在子女塊的同胞及父塊的環(huán)境下檢驗(yàn)各子女塊的定時(shí)。如果一條組合邏輯路徑越過一個(gè)或多個(gè)層次邊界，僅當(dāng)該路徑穿過該層次的各層的各區(qū)段都具有路徑信息時(shí)，才能進(jìn)行準(zhǔn)確的定時(shí)分析。從靜態(tài)定時(shí)觀點(diǎn)，只要塊抽象表達(dá)較低層塊的邊界處對(duì)較高層塊的相同定時(shí)特性，較高層塊不能識(shí)別出簡(jiǎn)化模型和完整模型之間的不同。必須通過較低層塊捕捉的定時(shí)特性是各主要輸入引腳的所需時(shí)間以及各主要輸出引腳的到達(dá)時(shí)間。
如果先天已知每個(gè)塊的準(zhǔn)確操作環(huán)境，可以事先計(jì)算這二個(gè)信息。但是，由于檢驗(yàn)流程是自底向上進(jìn)行的，較高層塊不能準(zhǔn)確提供該信息。不準(zhǔn)確地知道子塊的輸入轉(zhuǎn)換(slew)信息以及輸出加載信息。此外，不可能用這種簡(jiǎn)單模型表達(dá)諸如定時(shí)異常的信息。
有可能利用預(yù)先提取的線性延遲模型或者通過在較低層塊上多次改變轉(zhuǎn)換值以及負(fù)載值進(jìn)行分析從而構(gòu)造查找表，對(duì)模型轉(zhuǎn)換以及負(fù)載效應(yīng)建模。但是，這些簡(jiǎn)單化模型不那么準(zhǔn)確，在確定出準(zhǔn)確的驅(qū)動(dòng)器和接收器的位置以及布線拓?fù)渲安豢赡軠?zhǔn)確地對(duì)互連網(wǎng)絡(luò)建模。并且不可能說明取決于信號(hào)的延遲或信號(hào)耦合效應(yīng)(交擾延遲和噪音注入)。
電分析電分析涉及驗(yàn)證塊和它的各個(gè)組件在操作中不會(huì)偏離它們的理想化電特性。必須予以建模的二種效應(yīng)例子包括IR壓降和電遷移。
包括電源壓降和接地反跳的IR壓降測(cè)量供電網(wǎng)絡(luò)和接地網(wǎng)絡(luò)上的非理想行為。構(gòu)成配電網(wǎng)絡(luò)的導(dǎo)線具有非零的電阻，從而大的電流負(fù)載會(huì)在沿著這些導(dǎo)線的各個(gè)點(diǎn)上造成使電源電壓偏離它們的額定范圍。該效應(yīng)可以造成電路定時(shí)行為中的未預(yù)料的變化，并且在極端情況下會(huì)造成電路操作的完全失敗。
電遷移故障同樣因非理想的阻性導(dǎo)線中的高電流強(qiáng)度造成。但是，和IR壓降不同，這些故障造成導(dǎo)線中的物理改變而不是電氣改變。在集成電路的壽命期間這些高電流可以造成金屬原子從它們的原始位置遷移，而且這可導(dǎo)致制造時(shí)刻不存在的短路和開路。
IR壓降的分析結(jié)果，如果指示故障的話，可以充當(dāng)對(duì)配電網(wǎng)絡(luò)設(shè)計(jì)的反饋。它還可用于提高前面說明的計(jì)時(shí)分析的精度。電遷移分析的結(jié)果，如果指示故障的話，可用來影響電路本身的實(shí)現(xiàn)，從而要求改變電路網(wǎng)表或者改變布線期間使用的導(dǎo)線的寬度(電阻)。
這二種電效應(yīng)都要求詳細(xì)分析電路的每條導(dǎo)線上觀察到的確切電壓和電流。取決于用來測(cè)量和預(yù)測(cè)這些故障的模型，該分析可能是靜態(tài)或平均情況分析，或者它可能要求動(dòng)態(tài)時(shí)域邏輯或電路仿真。如同靜態(tài)定時(shí)分析一樣，必須在抽象情況下對(duì)這些效應(yīng)建模。
布局和布線布局處理如何在集成電路上物理排列塊和子塊而布線指的是它們?nèi)绾位ミB。塊的物理布局以及對(duì)它的各引腳的布線對(duì)塊的物理構(gòu)造只需要極少的信息。塊的引腳幾何尺寸提供一組指定位置，允許布線人員在這些位置上和各引腳連接。通?？梢杂靡唤M大大簡(jiǎn)化的方塊表示塊的其余內(nèi)部幾何尺寸，這些簡(jiǎn)化方塊避免在父塊中造成短路或者違反對(duì)各單元的設(shè)計(jì)規(guī)則并且避免在塊內(nèi)布線。
但是，現(xiàn)代深亞微米制造技術(shù)(最小特征尺寸小于約250納米的技術(shù))對(duì)該模型添加了一種困難。檢測(cè)并且修復(fù)對(duì)天線規(guī)則的違反需要詳細(xì)了解跨越層次邊界連接驅(qū)動(dòng)門和接收的布線導(dǎo)線拓?fù)湟约傲私馑泻瓦@些導(dǎo)線連接的晶體管柵、源和漏極。
預(yù)算通常，為了獲得用于子塊的最優(yōu)的和可實(shí)現(xiàn)的預(yù)算，必須在跨越塊的層次邊界的所有邏輯路徑上進(jìn)行靜態(tài)定時(shí)分析。該分析必須到達(dá)所有可從子塊的各引腳看到的寄存器，不管這些寄存器屬于該層次中的父塊、子塊或該子塊的同胞塊之一中的哪一個(gè)。一個(gè)好處是可以安全地忽略掉完全包含在該子塊內(nèi)的組合路徑，這大大減小該分析的開銷。
如果預(yù)算步驟允許進(jìn)行跨越邊界的邏輯優(yōu)化以及進(jìn)行靜態(tài)定時(shí)分析，有可能實(shí)現(xiàn)真正的最優(yōu)預(yù)算分配。這種技術(shù)在2002年6月10日申請(qǐng)的標(biāo)題為“為層次集成電路設(shè)計(jì)系統(tǒng)中的模型生成設(shè)計(jì)限制的方法”的共同待決專利申請(qǐng)(代理人參考號(hào)054355-0293259)中說明。
塊抽象過程本發(fā)明的一個(gè)中心方面，如后面說明那樣，是塊的抽象方法，該方法實(shí)現(xiàn)所希望的邏輯和物理數(shù)據(jù)簡(jiǎn)化步驟同時(shí)遵從上面概括的要求。其關(guān)鍵在于不是用準(zhǔn)確度減小的簡(jiǎn)化數(shù)學(xué)模型而是用設(shè)計(jì)數(shù)據(jù)本身的一個(gè)子集代表設(shè)計(jì)。該簡(jiǎn)化的模型由原始模型拷貝構(gòu)成，但廢棄了所有非本質(zhì)信息。換一種方式敘述，通過只拷貝那些正確地在其層次里的父塊和同胞塊環(huán)境下對(duì)塊建模所需的邏輯網(wǎng)表元素以及物理塊實(shí)現(xiàn)元素建立抽象，從而達(dá)到大大減少塊數(shù)據(jù)的數(shù)量。
本文的剩余部分詳細(xì)列出包含在層次塊抽象中的用來對(duì)塊的邏輯以及物理特性建模的邏輯網(wǎng)表對(duì)象以及物理布局對(duì)象，其中這些邏輯和物理特性包括那樣關(guān)鍵物理效應(yīng)，例如天線規(guī)則、阻容(RC)導(dǎo)線延遲、交擾、噪音注入、IR壓降以及電遷移效應(yīng)。利用這種抽象建模的塊可以在帶有實(shí)質(zhì)上完整的準(zhǔn)確性情況下用于自頂向下的預(yù)算，自底向上的靜態(tài)定時(shí)分析和電分析以及自頂向下或自底向上塊實(shí)現(xiàn)之一。通過選擇性地只保持每個(gè)塊中不能獨(dú)立地分析它的父塊和/或同胞塊的數(shù)據(jù)子集達(dá)到這種程度的準(zhǔn)確性。這些保持的數(shù)據(jù)可包括邏輯(網(wǎng)表)數(shù)據(jù)、設(shè)計(jì)限制以及物理(布局)數(shù)據(jù)。通過包括物理對(duì)象本身而不是包括它們的簡(jiǎn)化模型或最壞情況模型，不會(huì)丟失準(zhǔn)確性。
抽象過程可以看成是由圖3中示出的二個(gè)主要步驟構(gòu)成。首先，根據(jù)步驟310，從確定塊的邏輯“外殼”的范圍開始。這是沿著該塊的輸入和輸出引腳的組合路徑能達(dá)到的單元組，包括沿各條路徑首先遇到的第一鎖存器或者觸發(fā)器。該組還必須包括一些其它的為對(duì)上面提到的單元提供準(zhǔn)確的容載信息所必需的單元。完全界定在該塊之內(nèi)的寄存器單元不對(duì)該塊的外部定時(shí)產(chǎn)生影響，從而不包括在邏輯外殼中。利用在后面的章節(jié)中討論的圖橫跨和標(biāo)記算法確定邏輯外殼的內(nèi)容。
在確定了邏輯外殼的內(nèi)容之后，接著在步驟320中，確定必須在該抽象中保持的物理幾何尺寸集。為了對(duì)邏輯外殼的網(wǎng)絡(luò)的電阻和電容建模以及為交擾和噪音注入效應(yīng)建模需要這些幾何尺寸。如后面所示，為了對(duì)這些效應(yīng)建模還可能需要在邏輯抽象中包括一些其它單元。
圖4是依據(jù)本發(fā)明的至少一個(gè)實(shí)施例的步驟310，即邏輯外殼標(biāo)記，的詳細(xì)流程圖。利用一個(gè)標(biāo)記塊的定時(shí)圖中的節(jié)點(diǎn)的算法確定邏輯外殼的內(nèi)容。定時(shí)圖是由以下信息構(gòu)建的定向圖(1)網(wǎng)表(描述單元如何彼此連接)；(2)單元庫(描述信息如何經(jīng)過單元流動(dòng))；以及(3)定時(shí)限制(描述塊、定時(shí)例外以及斷開的邊緣)。
圖節(jié)點(diǎn)代表單元引腳，而邊緣代表連接這些引腳的網(wǎng)絡(luò)。再次重申，標(biāo)記的目的是只保持當(dāng)從各主引腳觀察時(shí)為在外殼模型中提供和完整模塊中所存在的完全一致的定時(shí)圖的必需單元。
邏輯外殼標(biāo)記處理開始于源自該邏輯外殼內(nèi)的數(shù)據(jù)(非時(shí)鐘)主輸入引腳組的深度優(yōu)先橫跨(框410)。接著進(jìn)行源自主輸出引腳組的深度優(yōu)先橫跨(框420)。最后，按照塊430，進(jìn)行源自時(shí)鐘(非數(shù)據(jù))主輸入引腳組的深度優(yōu)選橫跨。
按照下面的規(guī)則標(biāo)記在這些深度優(yōu)先橫跨期間遇到的單元(注意允許一個(gè)單元具有多于一個(gè)的標(biāo)記)1)定時(shí)單元定義成一個(gè)可從一個(gè)主輸入或輸出引腳到達(dá)的單元，這些單元集體地定義可從這些主引腳看到的定時(shí)圖。
2)多驅(qū)動(dòng)器負(fù)載單元定義成一個(gè)本身不是一個(gè)定時(shí)單元但和定時(shí)單元一樣地驅(qū)動(dòng)網(wǎng)絡(luò)的單元。
3)匯(漏sink)負(fù)載單元當(dāng)該驅(qū)動(dòng)單元不是時(shí)鐘網(wǎng)絡(luò)的一部分時(shí)，定義為一個(gè)由定時(shí)單元驅(qū)動(dòng)的本身不是定時(shí)單元的單元。
4)時(shí)鐘負(fù)載單元除了驅(qū)動(dòng)單元是時(shí)鐘網(wǎng)絡(luò)的一部分外類似于匯負(fù)載單元。
圖5示出一個(gè)遭受該標(biāo)記處理的塊。在該示出的示例塊中，通過輸入一覽表給出下列組件。該塊包括一個(gè)主時(shí)鐘輸入引腳CLK；四個(gè)主數(shù)據(jù)輸入引腳CG，IN0，IN1，和IN2；以及二個(gè)主輸出OUT0和OUT1。單元R1、R2、R3、R4和R5是寄存器(觸發(fā)器)元件。組件C1、C2、C3、C4和C5是任意組合的邏輯電路(相連單元的組群)。單元I1、I2、I3、I4、I5、I6、I7、I8、I9、I10、I11、I12、I13和I14是各個(gè)組合邏輯門的實(shí)例。
這種單元標(biāo)記過程基于能把每個(gè)單元引腳標(biāo)識(shí)為時(shí)鐘引腳或?yàn)閿?shù)據(jù)引腳。按定義，如果引腳不是時(shí)鐘引腳它則是數(shù)據(jù)引腳。標(biāo)記處理是任何靜態(tài)定時(shí)分析算法的一個(gè)標(biāo)準(zhǔn)部分，本文不再加以說明。根據(jù)靜態(tài)定時(shí)算法，把單元I1、I2、I3、I4、I10和I11上的所有引腳標(biāo)識(shí)為時(shí)鐘引腳。另外，把單元I5上的上輸入引腳以及I5上的輸出引腳標(biāo)識(shí)為時(shí)鐘引腳。而且，把用三角形標(biāo)志的附著在單元R1、R2、R3、R4和R5上的引腳標(biāo)記為時(shí)鐘引腳。下面詳細(xì)列出施加在圖5的示例電路的單元標(biāo)記處理過程。
輸入引腳標(biāo)記處理標(biāo)記處理過程從數(shù)據(jù)(非時(shí)鐘)主輸入開始。按任意次序從每個(gè)這樣的引腳開始進(jìn)行遞歸的深度優(yōu)先橫跨。當(dāng)遇到圖中的一個(gè)葉(不具有后繼者的引腳，例如觸發(fā)器的數(shù)據(jù)引腳或主輸出)時(shí)或者所遇到的引腳是時(shí)鐘引腳時(shí)，終止遞歸。每次橫跨期間遇到的單元都標(biāo)記為定時(shí)單元(回想定時(shí)圖中的節(jié)點(diǎn)是單元引腳)。把它們的輸出被連接到定時(shí)單元輸出的單元標(biāo)記成多驅(qū)動(dòng)器負(fù)載單元。這種多驅(qū)動(dòng)器負(fù)載單元的一個(gè)例子是三態(tài)驅(qū)動(dòng)器(圖5的單元I6和I7)。
在圖6和7中概括該過程。圖6概述根據(jù)圖4的數(shù)據(jù)引腳處理步驟(410)。該過程從建立一個(gè)至該電路的所有主輸入的列表(框610)開始并且繼續(xù)下去直至該列表為空(框620處的檢查)。在從該列表中取出一個(gè)引腳(框630)后若它是時(shí)鐘引腳(在框640檢查)則跳過并且用下一個(gè)引腳繼續(xù)處理(再次，框620到640)。如果不是時(shí)鐘引腳(在框640檢查)，則在框650出現(xiàn)對(duì)該引腳的主正向處理，在圖7中詳細(xì)說明該處理。
圖7中所說明的過程是一個(gè)在框750出現(xiàn)遞歸的遞歸過程。通過把該起始引腳的所有后繼者收集到一個(gè)列表中(框710)開始處理并且向下繼續(xù)直至該列表為空(在框715檢查)。在從該列表中取出一個(gè)引腳(框720)后把該引腳的單元標(biāo)記為“定時(shí)”單元(框725)。若該引腳是時(shí)鐘引腳不需要進(jìn)一步的處理(在框730檢查)。若該引腳是一個(gè)輸入引腳(在框735檢查)則判定該引腳是否具有多于一個(gè)的先行者(在框740檢查)。若發(fā)現(xiàn)多于一個(gè)的先行者(在框740檢查)，把所有的先行單元標(biāo)記為“多驅(qū)動(dòng)器負(fù)載”單元(框745)。該流程圖通過在框750調(diào)用自己進(jìn)行深度優(yōu)先的遞歸。
參照?qǐng)D5中示出的示例電路，輸入標(biāo)記處理算法會(huì)按如下進(jìn)行。從輸入引腳INO，深度優(yōu)先橫跨遇到組件C1和寄存器R1，并且該橫跨終止于寄存器R1。在這次橫跨中包含的組件C1和寄存器R1之內(nèi)的所有單元都標(biāo)記為定時(shí)單元。類似地，從輸入CG開始，組件C2以及單元I5之內(nèi)的所有單元都標(biāo)記為定時(shí)單元。由于I5的輸出是時(shí)鐘引腳(I5是一個(gè)“時(shí)鐘選通”單元)橫跨終止于I5。從輸入引腳IN1開始，組件C3中的所有單元都標(biāo)記為定時(shí)單元。此外，單元I6和寄存器R2標(biāo)記為定時(shí)單元。單元I7標(biāo)記為多驅(qū)動(dòng)器負(fù)載單元，因?yàn)樗妮敵鲞B接到另一個(gè)定時(shí)單元的輸出。從輸入引腳IN2開始，組件C4內(nèi)的所有單元都標(biāo)記成定時(shí)單元。此刻應(yīng)認(rèn)為完成了輸入標(biāo)記處理。
輸出引腳標(biāo)記處理接著以類似的方法利用深度優(yōu)先橫跨從各主輸出引腳出發(fā)進(jìn)行輸出標(biāo)記處理。同樣當(dāng)在圖中遇到葉引腳時(shí)或者所遇到的引腳是時(shí)鐘引腳時(shí)終止遞歸。并且同樣把橫跨中遇到的單元標(biāo)記為定時(shí)單元。和輸入標(biāo)記處理的一個(gè)不同之處是，需要標(biāo)識(shí)匯(漏)負(fù)載單元，其由它的源來自一個(gè)不是深度優(yōu)先橫跨中的一部分的定時(shí)單元的單元定義。
在圖8和9中概括該過程。圖8概括圖4的處理輸出步驟(420)。通過建立一個(gè)所有對(duì)該電路的主輸入(框810)列表開始該過程并且在該列表為空之前繼續(xù)(在框820檢查)。在從列表中取出一個(gè)引腳(框830)后轉(zhuǎn)到在圖9中詳細(xì)說明的框840。
圖9中說明的過程是一個(gè)帶有在框950中出現(xiàn)遞歸的遞歸過程。通過把起始引腳的所有先行者收集到一個(gè)列表中(框910)開始處理并且在該列表為空之前(在框915檢查)繼續(xù)。在從列表中取出一個(gè)引腳(框920)后，把該引腳的單元標(biāo)記為“定時(shí)”單元(框925)。若該引腳是一個(gè)時(shí)鐘引腳不需要進(jìn)一步的處理(在框930處檢查)。若該引腳是一個(gè)輸出引腳(在框935處檢查)則把所有的后繼單元標(biāo)記為“匯(漏sink)負(fù)載”單元(框640)。通過在框950調(diào)用自己，該流程圖執(zhí)行深度優(yōu)先遞歸。
再次參照作為例子的圖5，從輸出引腳OUT0開始，把組件C5中的所有單元標(biāo)記為定時(shí)單元。單元I12和寄存器R3也標(biāo)記為定時(shí)單元。從輸出OUT1開始，把組件C4中的所有單元標(biāo)記為定時(shí)單元。此刻應(yīng)認(rèn)為完成輸出標(biāo)記處理。
時(shí)鐘引腳標(biāo)記處理最后一個(gè)的標(biāo)記處理步驟涉及從各主時(shí)鐘輸入起源的深度優(yōu)先橫跨。在此情況下當(dāng)遇到圖中的一個(gè)葉引腳時(shí)或者遇到的引腳是數(shù)據(jù)引腳時(shí)終止橫跨。當(dāng)橫跨終止于一個(gè)數(shù)據(jù)引腳時(shí)，進(jìn)行檢查以便判定該引腳的單元是否已經(jīng)標(biāo)記成定時(shí)單元。僅當(dāng)橫跨終止于一個(gè)標(biāo)記為定時(shí)單元的單元時(shí)，才把至該單元的路徑上的各單元標(biāo)記為定時(shí)單元。在橫跨期間，把它的源來自一個(gè)未標(biāo)記為定時(shí)單元的定時(shí)單元的單元標(biāo)記為時(shí)鐘負(fù)載。
在圖10和11中概括該過程。圖10概括圖4的處理時(shí)鐘輸入步驟(430)。通過建立一個(gè)至該電路的所有主時(shí)鐘輸入的列表(框1010)開始該處理并且在該列表為空之前繼續(xù)(在框1020處檢查)。在從該列表中取出一個(gè)引腳后該引腳由圖11中詳細(xì)說明的框1040處理。
圖11中說明的過程是一個(gè)帶有在框1130中出現(xiàn)遞歸的遞歸過程。通過把起始引腳的所有后繼者收集到一個(gè)列表中(框1110)開始處理并且在該列表為空之前繼續(xù)(在框1115處檢查)。在從該列表中取出一個(gè)引腳(步驟1120)后檢查是否把它標(biāo)識(shí)為時(shí)鐘(框1125)。若該引腳不是時(shí)鐘引腳不需要做進(jìn)一步的處理(回到框1115)。通過在框1130調(diào)用自身該流程圖執(zhí)行深度優(yōu)先的遞歸。一旦從遞歸返回，進(jìn)行檢查以判定在遞歸期間是否曾把該引腳的任何后繼者標(biāo)記為“定時(shí)”(在框1135處檢查)。如果未曾把任何后繼單元標(biāo)記為“定時(shí)”單元，不必進(jìn)行進(jìn)一步的處理(回到框1115)。如果任何后繼單元標(biāo)記為“定時(shí)”單元，把該引腳的單元標(biāo)記為“定時(shí)”單元(框1140)并且把所有的后繼單元標(biāo)記為“時(shí)鐘負(fù)載”(框1150)。在框1150的結(jié)束處終止該處理，因?yàn)橐寻言撘_的單元標(biāo)記為“定時(shí)”單元。
再次參照?qǐng)D5中的例子，從輸入引腳CLK開始，橫跨會(huì)經(jīng)過單元I1和I2并且接著終止于單元R1、R2和R3。這些單元R1、R2和R3標(biāo)記為定時(shí)單元。從而，也把單元I1和I2標(biāo)記為定時(shí)單元，因?yàn)樗鼈冄刂炼〞r(shí)單元的橫跨路徑。經(jīng)過I3的橫跨終止于單元R4。不能從主輸入或者主輸出到達(dá)R4，它只能經(jīng)過它的時(shí)鐘引腳到達(dá)。單元R4不是定時(shí)單元，從而I3不標(biāo)記為定時(shí)單元。但是，由于它的源，即I1，是一個(gè)定時(shí)單元，把它標(biāo)記為時(shí)鐘負(fù)載。相對(duì)于R4對(duì)單元I4應(yīng)用相同的論點(diǎn)。把I4標(biāo)記為時(shí)鐘負(fù)載。經(jīng)過I5和I11的橫跨不終止于定時(shí)單元，從而把它們標(biāo)記為定時(shí)單元。通常應(yīng)把單元I5標(biāo)記為時(shí)鐘負(fù)載，但是，在從輸入CG的橫跨期間已經(jīng)把它標(biāo)記為定時(shí)單元。從而，I5仍是定時(shí)單元。
標(biāo)記處理綜述


在完成標(biāo)記處理過程之后，有可能確定必須保持在邏輯定時(shí)外殼中的完整單元集。如果單元未在定時(shí)圖中標(biāo)記，它在該塊的接口定時(shí)上不具有直接影響，從而可以放心地忽略它。從網(wǎng)表中刪除這些單元并且用稱為“群”單元的一個(gè)空層次塊代表它們。在該群?jiǎn)卧蠟槊總€(gè)越過它的邊界的網(wǎng)絡(luò)建立引腳。
假路徑和固定傳播通過應(yīng)用假路徑限制以及固定傳播，達(dá)到對(duì)標(biāo)記為定時(shí)單元的單元數(shù)量的進(jìn)一步減少。如果電路的一部分的定時(shí)具有無窮空隙，不能從主引腳看到電路的這個(gè)部分。從而，當(dāng)進(jìn)行上面的輸入和輸出標(biāo)記處理時(shí)可以把這些具有無窮空隙的引腳對(duì)待為圖中的葉。
這具有使最終用戶通過利用假路徑限制以及應(yīng)用恒定不變控制把什么標(biāo)記成定時(shí)單元的好處。
路徑異常(exception)和對(duì)完整模型施加原始異常一樣，對(duì)外殼模型施加影響主引腳處的定時(shí)的路徑異常。由于路徑異常施加到定時(shí)圖中的節(jié)點(diǎn)上并且在外殼模型中保持所有可以從各主引腳看到的節(jié)點(diǎn)。這是可行的。不必嘗試在某種簡(jiǎn)化的定時(shí)圖上重寫異常。此外，在外殼建立過程期間，層次里的下個(gè)較高層中所需的路徑異常被暴露(變成可見的)。當(dāng)在下一層實(shí)例化外殼模型時(shí)，這是通過首先識(shí)別需要暴露的限制并且接著按可以施加它們的方式重寫它們而達(dá)到的。以這種方法在整個(gè)設(shè)計(jì)過程中可以在相一致和準(zhǔn)確的方式下保持跨越層次邊界的異常。
基于鎖存器的設(shè)計(jì)在本發(fā)明的一實(shí)施例中，基于鎖存器的設(shè)計(jì)在如何標(biāo)記單元上產(chǎn)生用于基于觸發(fā)器的設(shè)計(jì)的理想外殼模型。另外，為了反映鎖存器的時(shí)間借用性質(zhì)，在外殼模型中為每個(gè)鎖存器保存描述借用量的信息。這凍結(jié)對(duì)該外殼模型中的鎖存器所允許的借用，同時(shí)仍舊允許層次中的下個(gè)較高層利用時(shí)間借用。
在本發(fā)明的一替代實(shí)施例中，可以按和組合邏輯單元一樣的方式處理鎖存器。在深度優(yōu)先的橫跨中只需要把觸發(fā)器當(dāng)成是葉，這免除了凍結(jié)所允許的時(shí)間借用量的要求。但是，在純粹基于鎖存器的設(shè)計(jì)中這會(huì)產(chǎn)生不提供數(shù)據(jù)減少的抽象。
在本發(fā)明的第三可能實(shí)施例中，可以做出一種折衷，其允許在終止深度優(yōu)先的橫跨之前把用戶規(guī)定的鎖存器層次數(shù)量對(duì)待成組合單元。這允許用戶根據(jù)抽象記憶圖象的大小控制時(shí)間借用的靈活性。
物理外殼的建立邏輯外殼的建立產(chǎn)生一組為了表示跨過塊的各引腳的各條靜態(tài)定時(shí)路徑所需的單元。該邏輯外殼還會(huì)包括所有和這些所包含的單元的引腳連接的網(wǎng)絡(luò)。
物理外殼包括一組布局?jǐn)?shù)據(jù)(互連導(dǎo)線和通路)，需要這組數(shù)據(jù)以便考慮集成電路布局和制造的物理影響電阻、電容、電感、布線擁擠和處理技術(shù)影響諸如寬度和間隔規(guī)則，天線規(guī)則以及電遷移規(guī)則。
物理抽象中必須包含的物理細(xì)節(jié)量取決于用戶所要求的精度等級(jí)。在精度等級(jí)和必須包含的數(shù)據(jù)數(shù)量之間存在直接折衷。
把布局?jǐn)?shù)據(jù)劃分到幾個(gè)由一些用來建模的物理效應(yīng)定義的類別中1)布局和布線，2)天線效應(yīng)，3)定時(shí)分析(RC延遲和電容耦合)。4)噪音注入效應(yīng)，5)IR壓降，以及6)電遷移效應(yīng)。為了說明這些類別引入一些技術(shù)上的新術(shù)語，在圖12中示出并且在以下的章節(jié)中討論它們。
1)布局和布線為了在布局和布線期間應(yīng)用抽象塊，用a)塊邊界的物理尺寸、b)允許布線者在其處和塊的各引腳連接的物理位置以及c)布線者可用來完成這些連接的各個(gè)層對(duì)塊建模是充分的。圖12中示出的模型需要塊邊界以及全部按屬于該塊的各引腳的導(dǎo)線定義的“引腳導(dǎo)線”組。
如果允許跨塊的布線，則在抽象中必須包括足夠的用來指示在何處以及在哪些層上允許跨塊布線的信息。對(duì)這些區(qū)域用一組多邊形建模，這些多邊形代表其上阻止在每個(gè)布線層上布線的區(qū)域，從而這組多邊形的逆是其中允許外部布線的區(qū)域。可以把這組阻塊做成所需要的那么大以便達(dá)到任何所要求程度的分辨率。但是，通常只需把不受到阻止的區(qū)段限制成一組相對(duì)小的寬度固定的布線通道，這些布線通道不中斷地從塊的一端延伸到另一端。
2)天線規(guī)則檢查和校正用來準(zhǔn)確建模的處理技術(shù)規(guī)則中的一種比較困難類型的規(guī)則是天線規(guī)則。這些規(guī)則對(duì)MOSFET晶體管門的連接金屬(鋁或銅)布線導(dǎo)線上積累的電荷可能對(duì)這些門造成的損害建模。制造期間對(duì)這些金屬導(dǎo)線進(jìn)行構(gòu)形和蝕刻時(shí)在這些導(dǎo)線上積累電荷，這可能造成和它們相連接的MOSFET門的薄氧化層擊穿，但是可以安全地通過在相連接的MOSFET源極/漏極區(qū)段處形成的結(jié)式二極管把該電荷放電掉?？梢酝ㄟ^一個(gè)專門為此而植入的專用二極管安全地對(duì)該電荷放電。
為了準(zhǔn)確地對(duì)這些天線效應(yīng)建模，在該抽象中必須包括所有電氣上和每個(gè)引腳連接的導(dǎo)線以及所有經(jīng)這些導(dǎo)線和這些引腳連接的二極管、晶體管柵極和晶體管源極/漏極。在圖12中，分別用引腳導(dǎo)線、引腳網(wǎng)絡(luò)、引腳單元以及二極管標(biāo)記這些術(shù)語類別。通過在該抽象中包含這些物理對(duì)象，有可能在該塊在層次中的先輩的環(huán)境下進(jìn)行天線規(guī)則檢查并且進(jìn)行天線規(guī)則違反修復(fù)。
3)帶有互連RC延遲的靜態(tài)定時(shí)分析為了對(duì)塊進(jìn)行準(zhǔn)確的靜態(tài)定時(shí)分析，需要邏輯外殼的各個(gè)單元，而且需要把它們互連起來的各個(gè)網(wǎng)絡(luò)。圖12示出構(gòu)成邏輯外殼的族單元、邊界寄存器組和其它邊界單元。
但是，除了可以利用邏輯外殼網(wǎng)表計(jì)算的理想化延遲之外，還要對(duì)由塊的布局幾何造成的寄生效應(yīng)建模。為了正確地提取由定時(shí)外殼中的每個(gè)單元看到的電阻和電容，必須包括各條和塊的主輸入/輸出引腳連接的導(dǎo)線(圖12中稱為引腳導(dǎo)線)以及各條實(shí)現(xiàn)所有和該定時(shí)外殼中的單元連接的網(wǎng)絡(luò)的導(dǎo)線(圖12中標(biāo)為外殼導(dǎo)線)。
引腳導(dǎo)線以及外殼導(dǎo)線的包含包括了由定時(shí)外殼的導(dǎo)線組產(chǎn)生的寄生電阻和寄生電容，但是仍遺漏由它們的相鄰導(dǎo)線(圖12中稱為耦合導(dǎo)線)造成的側(cè)壁電容。為了對(duì)塊進(jìn)行準(zhǔn)確的提取及定時(shí)分析，還必須包括這些導(dǎo)線。但是，請(qǐng)注意，在對(duì)簡(jiǎn)單RC延遲(不帶有效擾)建模時(shí)，只需要包括這些耦合導(dǎo)線，而不必包括各耦合網(wǎng)絡(luò)上的所有導(dǎo)線?？梢哉J(rèn)為這些耦合導(dǎo)線位于固定電勢(shì)下，從而只起增加引腳導(dǎo)線以及外殼導(dǎo)線的有效電容的作用。
4)帶有交擾延遲以及噪音注入的靜態(tài)定時(shí)分析由于眾所周知的米勒效應(yīng)，導(dǎo)線上的電壓改變會(huì)在所有容性耦合的相鄰導(dǎo)線上造成相應(yīng)的改變。從而，為了準(zhǔn)確地對(duì)圖12中的引腳導(dǎo)線以及外殼導(dǎo)線上的定時(shí)建模，需要知道各耦合導(dǎo)線上的實(shí)際信號(hào)波形。為了計(jì)算耦合導(dǎo)線的波形，要求物理外殼包括完整耦合網(wǎng)絡(luò)中的所有導(dǎo)線，并且邏輯外殼必須包括由該耦合網(wǎng)絡(luò)驅(qū)動(dòng)的單元(組)并且包括從該耦合網(wǎng)絡(luò)的驅(qū)動(dòng)單元(組)回到它們的源寄存器的完整路徑。
另外，為了正確地捕獲該耦合網(wǎng)絡(luò)看到的電容，必須包括所有和該耦合網(wǎng)絡(luò)容性耦合的導(dǎo)線。因?yàn)樵谀撤N意義上這些導(dǎo)線傳遞地和引腳導(dǎo)線以及外殼導(dǎo)線耦合，把它們稱為傳遞導(dǎo)線。任何電勢(shì)固定的耦合網(wǎng)絡(luò)，例如電源網(wǎng)和接地網(wǎng)，會(huì)對(duì)引腳網(wǎng)和外殼網(wǎng)起屏蔽交擾延遲或噪音注入的作用。這些導(dǎo)線稱為屏蔽導(dǎo)線，并且傳遞導(dǎo)線和它們無關(guān)。
通過上面所討論的邏輯以及物理抽象可達(dá)到的數(shù)據(jù)減少程度取決于塊設(shè)計(jì)的邏輯結(jié)構(gòu)。主要以寄存器定界的并且大部分接線表對(duì)于群?jiǎn)卧獮閮?nèi)部的塊會(huì)達(dá)到高的減少程度。作為相反極端，純粹組合的塊一點(diǎn)也不會(huì)達(dá)到減少。
當(dāng)需要高度壓縮(例如對(duì)數(shù)據(jù)庫大小或運(yùn)行時(shí)間限制)時(shí)，層次劃分過程應(yīng)知道抽象方法并且應(yīng)該嘗試使塊盡可能地用寄存器定界。但是，即使在別的方面上良好劃分的設(shè)計(jì)中，一些網(wǎng)絡(luò)仍可能會(huì)面臨相對(duì)深的處于塊抽象內(nèi)的邏輯。可以利用數(shù)種技術(shù)來簡(jiǎn)化這些不規(guī)則網(wǎng)絡(luò)的建模要求。
如果所涉及網(wǎng)絡(luò)有意被屏蔽，不會(huì)出現(xiàn)交擾效應(yīng)或噪音注入。每條引腳導(dǎo)線和外殼導(dǎo)線看到的加載是固定的。從而，每個(gè)輸入引腳上的延遲只取決于提供到該引腳的信號(hào)波形，并且每個(gè)輸出引腳的延遲只取決于對(duì)該引腳提供的負(fù)載。如果這些引腳不具有接近臨界的延遲，可以安全地利用諸如查找表和分段線性延遲函數(shù)的傳統(tǒng)延遲模型對(duì)它們建模。
即使網(wǎng)絡(luò)未被完全屏蔽，仍可以利用靜態(tài)定時(shí)分析對(duì)非關(guān)鍵性的引腳形成最不利的延遲模型。這樣，只需要對(duì)那樣在設(shè)計(jì)中構(gòu)成關(guān)鍵定時(shí)路徑的引腳應(yīng)用本發(fā)明的增添了復(fù)雜性的抽象機(jī)制。
還可以利用普通的邏輯門具有相對(duì)高的電增益的事實(shí)，從而在二層或三層的邏輯之后輸入轉(zhuǎn)換(slew)依從性趨向已衰減掉。利用這種假定在遇到二層或三層的邏輯之后可以停止對(duì)定時(shí)單元的標(biāo)記處理，并且可以利用較簡(jiǎn)單的基于查找表的建模技術(shù)對(duì)其它排除掉的單元的影響建模。
5)帶有IR壓降分析的靜態(tài)定時(shí)分析如本文中較早討論那樣，IR壓降是由流過芯片中的電源分配網(wǎng)的大電流造成的效應(yīng)。該網(wǎng)絡(luò)中任何點(diǎn)上觀察到的電壓等于流過該點(diǎn)的電流乘以該點(diǎn)和電源之間的寄生電阻。但是，該網(wǎng)絡(luò)中出現(xiàn)的寄出電容可以稍微偏移該效應(yīng)，該寄生電容存儲(chǔ)一些可以當(dāng)成是交變分布式電流源的電荷。還可以利用專用去耦合電容器來增強(qiáng)該效應(yīng)。
當(dāng)在自底向上檢驗(yàn)期間使用塊抽象時(shí)，假定該塊本身已被分析并且知道它的IR壓降擾亂。該塊的父母可以試驗(yàn)地利用該抽象以對(duì)該塊對(duì)IR壓降的影響建模。該塊和它的父母之間的界面包括電源引腳，在這些引腳上該塊的電源網(wǎng)絡(luò)和它的父母連接。對(duì)于每個(gè)引腳，用于IR壓降的準(zhǔn)確模型應(yīng)包括一個(gè)隨時(shí)間變化的電流源或匯再加上該引腳和電源以及地之間RC網(wǎng)絡(luò)的等效網(wǎng)絡(luò)。
和理想化的數(shù)學(xué)模型不同，本發(fā)明的抽象方法通過電路的網(wǎng)表以及其自身的物理幾何形狀對(duì)電路的各非理想電效應(yīng)建模。遺憾是，IR壓降不是基于路徑的和局部式的靜態(tài)定時(shí)分析或交擾，而是要對(duì)涉及整個(gè)供電/接地網(wǎng)絡(luò)以及塊中的每個(gè)單元的全局效應(yīng)建模。出于這個(gè)原因可以使用簡(jiǎn)單的電路模型。用一個(gè)理想電流源或匯對(duì)每個(gè)引腳建模，以代表該塊的最壞情況電分析的結(jié)果。該分析可以是靜態(tài)分析或動(dòng)態(tài)仿真。每個(gè)引腳還關(guān)聯(lián)著一個(gè)對(duì)內(nèi)部RC網(wǎng)絡(luò)的等效電路，其是用阻抗矩陣建模的。
6)電遷移分析電遷移也是一種和流過電路的各條導(dǎo)線的電流以及這些導(dǎo)線的非理想電阻和電容關(guān)聯(lián)的效應(yīng)。但是，和IR壓降分析不同它只涉及配電網(wǎng)絡(luò)，必須在供電網(wǎng)絡(luò)以及普通信號(hào)線上進(jìn)行電遷移分析(通常只在帶有大的高電流驅(qū)動(dòng)器單元的長(zhǎng)阻性導(dǎo)線上有問題)。
為了對(duì)供電網(wǎng)絡(luò)導(dǎo)線上的電遷移建模，需要導(dǎo)線的寄生阻抗以及多少電流流過每條導(dǎo)線。電遷移的不同模型可能需要最大的或平均情況的電流，甚至可能需要詳細(xì)的時(shí)域仿真。對(duì)于電源網(wǎng)絡(luò)，該信息和IR壓降分析所需的信息相同，從而可以使用相同的前面說明過的抽象機(jī)制。對(duì)于信號(hào)導(dǎo)線，信息和靜態(tài)定時(shí)分析模型所要求的信息相同。從而，不必向用來對(duì)電遷移準(zhǔn)備建模的抽象添加其它建模信息。
“逆”抽象機(jī)制在本發(fā)明的另一些實(shí)施例中，利用基本相同的技術(shù)還可能構(gòu)建“逆”抽象形式供在自頂向下的檢驗(yàn)流中使用。前面已經(jīng)說明了其中首先在隔離下分析和檢驗(yàn)塊并且接著在塊的父塊和同胞的環(huán)境下再次檢驗(yàn)的自底向上的塊檢驗(yàn)過程。在隔離下只能檢驗(yàn)“族單元”內(nèi)的各個(gè)單元，即不包含在抽象內(nèi)的單元。涉及抽象的邏輯外殼中包含的單元和物理幾何尺寸的所有定時(shí)路徑以及各種電效應(yīng)在能被分析之前需要得到有關(guān)塊的父母和同胞塊的信息。
可能希望獨(dú)立地分析和檢驗(yàn)一個(gè)塊，或許作為把塊釋放成一個(gè)供以后再使用的一段獨(dú)立應(yīng)用IP(知識(shí)產(chǎn)權(quán))而必須進(jìn)行的檢驗(yàn)過程。在此情景下可以通過在“測(cè)試線束(harness)”中實(shí)例化該塊檢驗(yàn)它，該測(cè)試線束是一個(gè)代表某種形式的“基準(zhǔn)平臺(tái)”或典型實(shí)現(xiàn)的抽象化的父塊。
可以使用抽象過程以建立該測(cè)試線束的簡(jiǎn)化模型。這種技術(shù)允許要比把塊嵌入到完整的基準(zhǔn)芯片設(shè)計(jì)中進(jìn)行檢驗(yàn)更快的檢驗(yàn)處理。相反，抽象模型會(huì)比典型的測(cè)試線束更準(zhǔn)確，測(cè)試線束除了一組簡(jiǎn)單的定時(shí)限制、典型引腳負(fù)載和信號(hào)波形之外不包括其它東西。
這種“逆”抽象看起來象一個(gè)邏輯以及位于該塊的邊界外面的關(guān)聯(lián)物理幾何尺寸的外殼。除了在父塊上執(zhí)行并且引腳橫跨從子塊的接口引腳開始而不是從父塊的主輸入、輸出和電源引腳開始之外，可以利用相同的抽象算法構(gòu)建它。
圖13示出一個(gè)能實(shí)現(xiàn)本發(fā)明的一個(gè)或多個(gè)實(shí)施例的計(jì)算機(jī)系統(tǒng)。示出計(jì)算機(jī)系統(tǒng)1310，其可以是任何通用或?qū)Ｓ糜?jì)算或數(shù)據(jù)處理機(jī)，例如可以供選地連接到網(wǎng)絡(luò)1300的一臺(tái)PC個(gè)人計(jì)算機(jī)。計(jì)算機(jī)系統(tǒng)1310的存儲(chǔ)器1311可能不足以保持電路設(shè)計(jì)的整個(gè)內(nèi)容或它的輸入，從而可能需要分層地分解該設(shè)計(jì)過程。在這種方式下，可以用其中的每個(gè)和計(jì)算機(jī)系統(tǒng)1310類似的數(shù)個(gè)不同的計(jì)算機(jī)系統(tǒng)處理總設(shè)計(jì)的各個(gè)部分。這樣做時(shí)，提取塊和子塊(模塊和子模塊)的設(shè)計(jì)的抽象模型必須能統(tǒng)一地和一致的應(yīng)用諸如定時(shí)分析、布局和布線以及預(yù)算的各種處理。本發(fā)明，如前面定義那樣，嘗試解決層次設(shè)計(jì)中的抽象問題。
業(yè)內(nèi)人士可對(duì)計(jì)算機(jī)系統(tǒng)1310編程，以完成在本發(fā)明的各實(shí)施例中敘述的抽象以及子模塊設(shè)計(jì)任務(wù)?？梢岳弥T如CPU(中央處理機(jī))的處理器1312以及諸如RAM(隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)器1311執(zhí)行這種程序代碼，其中該存儲(chǔ)器用于存儲(chǔ)/裝入所需的指令、地址和結(jié)果數(shù)據(jù)。用來完成抽象以及子模塊設(shè)計(jì)的各種功能的(多個(gè))應(yīng)用可以產(chǎn)生從用諸如C++的語言編寫的源代碼編譯的可執(zhí)行文件?？砂言摽蓤?zhí)行文件裝入到存儲(chǔ)器1311中并且通過處理器1312執(zhí)行它的指令。該可執(zhí)行文件的指令(它們和完成抽象所需的指令對(duì)應(yīng))可存儲(chǔ)在盤1318、例如軟驅(qū)、硬驅(qū)、或光驅(qū)1317或存儲(chǔ)器1311中。各種輸入，例如網(wǎng)表(組)、限制、處理特征、單元庫以及其它這種信息，可以按數(shù)據(jù)庫和/或平臺(tái)文件的形式對(duì)盤1318、光驅(qū)1317甚至通過網(wǎng)絡(luò)1300寫入/訪問。
計(jì)算機(jī)系統(tǒng)1310具有促進(jìn)對(duì)/從處理機(jī)1312和存儲(chǔ)器1311信息傳送的系統(tǒng)總線1313并且具有和I/O總線1315連接的橋接器1314。I/O總線1315把各種I/O部件，例如網(wǎng)絡(luò)接口卡(NIC)1316、盤1318和光驅(qū)1317，連接到系統(tǒng)存儲(chǔ)器1311和處理器1312。本發(fā)明可以采用各種I/O部件、總線和橋接器的組合，該示出的組合只是一種可能的組合的示例。
上面在連帶著優(yōu)選實(shí)施例下說明了本發(fā)明；但是，這僅是出于舉例說明的目的給出的，并且本發(fā)明不受此的限制。事實(shí)上，本發(fā)明的各種修改對(duì)于業(yè)內(nèi)人士是明顯的并且也是在本發(fā)明范圍之內(nèi)的。
權(quán)利要求
1.一種在產(chǎn)生集成電路設(shè)計(jì)中使用的方法，所述電路設(shè)計(jì)具有單元和互連，所述電路具有一種層次地分解為一個(gè)頂層和多個(gè)塊的表示，所述多個(gè)塊中的至少一部分的塊能被進(jìn)一步層次分解并且具有一個(gè)關(guān)聯(lián)的父塊，所述方法包括處理所述塊中的至少一個(gè)從而建立抽象，該抽象包括和所述至少一個(gè)塊內(nèi)的各組件之間的互連有關(guān)的物理互連信息，根據(jù)所述集成電路的估計(jì)行為所述物理互連信息對(duì)互連的寄生電氣和物理效應(yīng)建模；以及在實(shí)現(xiàn)所述父塊的其它開發(fā)階段中利用所述抽象。
2.根據(jù)權(quán)利要求1的方法，其中所述處理包括只保留所有所述物理互連信息中的只影響所述父塊的物理和電行為的子集；以及只保留影響所述父塊的邏輯行為的單元子集。
3.根據(jù)權(quán)利要求2的方法，其中利用包括用所述抽象的描述替代所述至少一個(gè)塊的描述。
4.根據(jù)權(quán)利要求2的方法，其中保留子集包括確定所述至少一個(gè)塊的網(wǎng)表的內(nèi)容。
5.根據(jù)權(quán)利要求4的方法，其中通過處理數(shù)據(jù)輸入；處理輸出；以及處理時(shí)鐘輸入；確定所述至少一個(gè)塊的網(wǎng)表的所述內(nèi)容。
6.根據(jù)權(quán)利要求5的方法，其中處理數(shù)據(jù)輸入包括建立主輸入列表。
7.根據(jù)權(quán)利要求6的方法，其中在所述列表為空之前對(duì)每個(gè)遇到的引腳從所述列表中取出所述遇到的引腳；如果所述取出的引腳是時(shí)鐘引腳，則跳過所述取出的引腳并繼續(xù)下個(gè)引腳；以及如果所述取出的引腳不是時(shí)鐘引腳，則正向處理所述取出的引腳。
8.根據(jù)權(quán)利要求7的方法，其中正向處理所述取出的引腳包括建立后繼者列表。
9.根據(jù)權(quán)利要求8的方法，其中在所述后繼者列表為空之前對(duì)每個(gè)遇到的引腳從所述后繼者列表中取出所述遇到的后繼引腳；把所述取出的后繼引腳的單元標(biāo)記為定時(shí)單元；如果所述取出的后繼引腳是時(shí)鐘引腳，跳過所述取出的后繼引腳；以及如果所述取出的后繼引腳不是時(shí)鐘引腳，檢查所述取出的后繼引腳是否是一個(gè)單元輸入。
10.根據(jù)權(quán)利要求9的方法，其中如果所述取出的后繼引腳是單元引腳檢查所述取出的后繼引腳是否具有多于一個(gè)的后繼單元；如果所述后繼單元具有多于一個(gè)的后繼單元，則把所述后繼單元標(biāo)記為多驅(qū)動(dòng)器負(fù)載單元，并且遞歸地進(jìn)行所述正向處理所述取出的引腳。
11.根據(jù)權(quán)利要求10的方法，其中如果所述取出的后繼引腳不是單元輸入；或者如果所述取出的后繼引腳不具有多于一個(gè)的后繼單元，則遞歸地進(jìn)行所述正向處理所述取出的引腳。
12.根據(jù)權(quán)利要求5的方法，其中處理輸出包括建立一個(gè)主輸出列表。
13.根據(jù)權(quán)利要求12的方法，其中在所述列表為空之前，對(duì)每個(gè)遇到的引腳從所述列表取出所述遇到的引腳；反向處理所述取出的引腳。
14.根據(jù)權(quán)利要求13的方法，其中反向處理所述取出的引腳包括建立一個(gè)先行者列表。
15.根據(jù)權(quán)利要求14的方法，其中在所述先行者列表為空之前，對(duì)每個(gè)遇到的引腳從所述先行者列表取出所述遇到的先行引腳；把所述取出的先行引腳的單元標(biāo)記為定時(shí)單元；如果所述取出的先行引腳是時(shí)鐘引腳，跳過所述取出的先行引腳；以及如果所述取出的先行引腳不是時(shí)鐘引腳，檢查所述取出的先行引腳是否是一個(gè)單元輸出。
16.根據(jù)權(quán)利要求15的方法，其中如果所述取出的先行引腳是單元輸出把后繼單元標(biāo)記為匯負(fù)載單元；以及遞歸地進(jìn)行所述反向處理所述取出的引腳。
17.根據(jù)權(quán)利要求15的方法，其中如果所述取出的后繼引腳不是單元輸出，則遞歸地進(jìn)行所述反向處理所述取出的引腳。
18.根據(jù)權(quán)利要求5的方法，其中處理時(shí)鐘輸入包括建立一個(gè)主時(shí)鐘輸入列表。
19.根據(jù)權(quán)利要求18的方法，其中在所述列表為空之前，對(duì)每個(gè)遇到的引腳從所述列表取出所述遇到的引腳；正向處理所述取出的時(shí)鐘引腳。
20.根據(jù)權(quán)利要求19的方法，其中正向處理所述取出的引腳包括建立一個(gè)后繼者列表。
21.根據(jù)權(quán)利要求20的方法，其中所述后繼者列表為空之前，對(duì)于每個(gè)遇到的引腳從所述后繼者列表取出所述遇到的后繼引腳；如果所述取出的后繼引腳是時(shí)鐘引腳，遞歸地正向處理所述取出的后繼引腳；以及如果所述取出的后繼引腳不是時(shí)鐘引腳，則跳過所述取出的后繼引腳。
22.根據(jù)權(quán)利要求21的方法，其中遞歸地正向處理所述取出的后繼引腳之后檢查任何后繼單元是否標(biāo)記為定時(shí)單元。
23.根據(jù)權(quán)利要求22的方法，其中如果任何后繼單元標(biāo)記為定時(shí)單元；把所述取出的后繼引腳的單元標(biāo)記為定時(shí)單元；以及把所述后繼單元標(biāo)記為時(shí)鐘負(fù)載單元。
24.根據(jù)權(quán)利要求22的方法，其中如果后繼單元都未標(biāo)記為定時(shí)單元，跳過所述取出的后繼引腳。
25.根據(jù)權(quán)利要求1的方法，其中所述物理互連信息對(duì)電路布局以及制造過程的物理和電效應(yīng)建模。
26.根據(jù)權(quán)利要求25的方法，其中所述物理和電效應(yīng)包括下述中的至少一個(gè)布局和布線限制，天線效應(yīng)，帶有RC延遲建模的靜態(tài)定時(shí)分析，帶有容性耦合和噪音注入的靜態(tài)定時(shí)分析，帶有IR壓降建模的靜態(tài)定時(shí)分析以及電遷移分析。
27.根據(jù)權(quán)利要求26的方法，其中利用所述至少一個(gè)塊的邊界的物理尺寸、允許對(duì)所述至少一個(gè)塊的引腳進(jìn)行連接的物理位置以及用來完成所述允許的連接的各個(gè)層之中的一個(gè)或多個(gè)對(duì)所述至少一個(gè)塊的布局和布線效應(yīng)建模。
28.根據(jù)權(quán)利要求26的方法，其中通過在所述抽象中包含所有電氣上和各個(gè)引腳連接的引腳導(dǎo)線以及經(jīng)過這些導(dǎo)線和這些引腳連接的所有二極管、晶體管柵極和晶體管源極/漏極對(duì)天線效應(yīng)建模。
29.根據(jù)權(quán)利要求26的方法，其中通過在所述抽象中包含各條連接到該塊的主輸入/輸出引腳的引腳導(dǎo)線以及各條實(shí)現(xiàn)全部和該定時(shí)外殼內(nèi)的單元連接的引腳網(wǎng)絡(luò)的導(dǎo)線，對(duì)靜態(tài)定時(shí)分析期間的阻容(RC)互連延遲建模。
30.根據(jù)權(quán)利要求29的方法，其中通過在所述抽象中包含各條潛在地可和各條引腳導(dǎo)線容性耦合的耦合導(dǎo)線對(duì)靜態(tài)定時(shí)分析期間的側(cè)壁耦合建模。
31.根據(jù)權(quán)利要求29的方法，其中通過在所述抽象中包括a)耦合網(wǎng)絡(luò)上的所有潛在地可和各條引腳導(dǎo)線容性耦合的導(dǎo)線，b)各個(gè)驅(qū)動(dòng)這些網(wǎng)絡(luò)的耦合單元以及各個(gè)由這些網(wǎng)絡(luò)驅(qū)動(dòng)的耦合單元，其中利用對(duì)塊仿真得到的到達(dá)時(shí)刻以及轉(zhuǎn)換值對(duì)驅(qū)動(dòng)單元的輸入引腳建模，以及c)各條潛在地可和所述包含的耦合網(wǎng)絡(luò)耦合的傳遞導(dǎo)線，中的至少一組對(duì)靜態(tài)定時(shí)分析期間因容性耦合造成的噪音注入以及延遲改變建模。
32.根據(jù)權(quán)利要求29的方法，其中通過在所述抽象中包括a)耦合網(wǎng)絡(luò)上的所有潛在地可和各條引腳導(dǎo)線容性耦合的導(dǎo)線，b)各個(gè)驅(qū)動(dòng)這些網(wǎng)絡(luò)的耦合單元以及各個(gè)由這些網(wǎng)絡(luò)驅(qū)動(dòng)的耦合單元，其中通過包含整個(gè)組合邏輯錐體(直到并且包含驅(qū)動(dòng)這些網(wǎng)絡(luò)的第一鎖存器或觸發(fā)器)以及這些網(wǎng)絡(luò)上的所有和所述附加單元上的引腳連接的導(dǎo)線對(duì)驅(qū)動(dòng)單元的輸入引腳建模，以及c)各條潛在地可和所述包含的“耦合”網(wǎng)絡(luò)耦合的傳遞導(dǎo)線，中的至少一組對(duì)靜態(tài)定時(shí)分析期間因容性耦合造成的噪音注入以及延遲改變建模。
33.根據(jù)權(quán)利要求26的方法，其中利用塊的簡(jiǎn)化電模型對(duì)IR壓降效應(yīng)建模，其中每個(gè)引腳被建模為理想的電流匯(漏)/源，并且用相關(guān)的阻抗矩陣對(duì)其內(nèi)部RC網(wǎng)絡(luò)建模。
34.根據(jù)權(quán)利要求33的方法，其中為電源網(wǎng)絡(luò)利用和電源下降效應(yīng)所需的相同信息對(duì)電遷移效應(yīng)建模。
35.根據(jù)權(quán)利要求30的方法，其中為信號(hào)網(wǎng)絡(luò)利用和靜態(tài)定時(shí)分析所需的相同信息對(duì)電遷移效應(yīng)建模。
36.一種設(shè)計(jì)具有單元和互連的集成電路的方法，所述電路層次地被分解成一個(gè)頂層和多個(gè)塊，所述塊能夠進(jìn)一步地被層次分解，所述方法包括處理所述塊的一個(gè)塊的父塊和任何同胞塊從而建立一個(gè)逆抽象，該逆抽象包括所述父和同胞塊內(nèi)的各組件之間的物理互連信息，根據(jù)所述集成電路的行為所述物理互連信息對(duì)互連的電氣和物理寄生效應(yīng)建模；以及在設(shè)計(jì)和分析所述一個(gè)塊的至少一個(gè)階段中利用所述逆抽象。
37.根據(jù)權(quán)利要求36的方法，其中所述階段包括下述中的至少一個(gè)靜態(tài)定時(shí)分析，噪音分析，供電分析，IR壓降分析，電遷移分析，天線規(guī)則違反檢測(cè)和修復(fù)，布局和布線，實(shí)現(xiàn)，設(shè)計(jì)以及檢驗(yàn)。
38.根據(jù)權(quán)利要求37的方法，其中利用一個(gè)統(tǒng)一的數(shù)據(jù)模型對(duì)多于一個(gè)的所述階段集成。
39.一種包括計(jì)算機(jī)可讀介質(zhì)的制品，所述計(jì)算機(jī)可讀介質(zhì)具有在其上存儲(chǔ)的用來實(shí)現(xiàn)一種在產(chǎn)生集成電路設(shè)計(jì)中使用的方法的指令組，所述電路帶有單元和互連，所述電路具有一種層次地分解為一個(gè)頂層和多個(gè)塊的表示，所述多個(gè)塊中的至少一部分的塊能夠進(jìn)一步被層次分解并且具有一個(gè)關(guān)聯(lián)的父塊，當(dāng)執(zhí)行時(shí)所述指令造成處理所述塊中的至少一個(gè)從而建立抽象，該抽象包括和所述至少一個(gè)塊內(nèi)的各組件之間的互連有關(guān)的物理互連信息，根據(jù)所述集成電路的估計(jì)行為所述物理互連信息對(duì)互連的電氣和物理寄生效應(yīng)建模；以及在實(shí)現(xiàn)所述父塊的其它開發(fā)階段中利用所述抽象。
40.根據(jù)權(quán)利要求39的制品，其中所述處理包括只保留所有物理互連信息中的影響所述父塊的物理和電行為的子集；以及只保留影響所述父塊的邏輯行為的單元子集。
41.根據(jù)權(quán)利要求39的制品，其中利用包括用所述抽象的描述替代所述至少一個(gè)塊的描述。
42.根據(jù)權(quán)利要求40的制品，其中保留子集包括確定所述至少一個(gè)塊的網(wǎng)表的內(nèi)容。
43.根據(jù)權(quán)利要求42的制品，其中通過處理數(shù)據(jù)輸入；處理輸出；以及處理時(shí)鐘輸入；確定邏輯外殼的所述內(nèi)容。
44.根據(jù)權(quán)利要求43的制品，其中處理數(shù)據(jù)輸入包括建立主輸入列表。
45.根據(jù)權(quán)利要求44的制品，其中在所述列表為空之前對(duì)每個(gè)遇到的引腳從所述列表中取出所述遇到的引腳；如果所述取出的引腳是時(shí)鐘引腳，則跳過所述取出的引腳并繼續(xù)下個(gè)引腳；以及如果所述取出的引腳不是時(shí)鐘引腳，則正向處理所述取出的引腳。
46.根據(jù)權(quán)利要求45的制品，其中正向處理所述取出的引腳包括建立后繼者列表。
47.根據(jù)權(quán)利要求46的制品，其中在所述后繼者列表為空之前對(duì)每個(gè)遇到的引腳從所述后繼者列表中取出所述遇到的后繼引腳；把所述取出的后繼引腳的單元標(biāo)記為定時(shí)單元；如果所述取出的后繼引腳是時(shí)鐘引腳，跳過所述取出的后繼引腳；以及如果所述取出的后繼引腳不是時(shí)鐘引腳，檢查所述取出的后繼引腳是否是一個(gè)單元輸入。
48.根據(jù)權(quán)利要求47的制品，其中如果所述取出的后繼引腳是單元輸入檢查所述取出的后繼引腳是否具有多于一個(gè)的后繼單元；如果所述后繼單元具有多于一個(gè)的后繼單元，則把所述后繼單元標(biāo)記為多驅(qū)動(dòng)器負(fù)載單元，并且遞歸地進(jìn)行所述正向處理所述取出的引腳。
49.根據(jù)權(quán)利要求48的制品，其中如果所述取出的后繼引腳不是單元輸入；或者如果所述取出的后繼引腳不具有多于一個(gè)的后繼單元，則遞歸地進(jìn)行所述正向處理所述取出的引腳。
50.根據(jù)權(quán)利要求43的制品，其中處理輸出包括建立一個(gè)主輸出列表。
51.根據(jù)權(quán)利要求50的制品，其中在所述列表為空之前，對(duì)每個(gè)遇到的引腳從所述列表取出所述遇到的引腳；反向處理所述取出的引腳。
52.根據(jù)權(quán)利要求51的制品，其中反向處理所述取出的引腳包括建立一個(gè)先行者列表。
53.根據(jù)權(quán)利要求52的制品，其中在所述先行者列表為空之前，對(duì)每個(gè)遇到的引腳從所述先行者列表取出所述遇到的先行引腳；把所述取出的先行引腳的單元標(biāo)記為定時(shí)單元；如果所述取出的先行引腳是時(shí)鐘引腳，跳過所述取出的先行引腳；以及如果所述取出的先行引腳不是時(shí)鐘引腳，檢查所述取出的先行引腳是否是一個(gè)單元輸出。
54.根據(jù)權(quán)利要求53的制品，其中如果所述取出的先行引腳是單元輸出把后繼單元標(biāo)記為匯負(fù)載單元；以及遞歸地進(jìn)行所述反向處理所述取出的引腳。
55.根據(jù)權(quán)利要求53的制品，其中如果所述取出的后繼引腳不是單元輸出，則遞歸地進(jìn)行所述反向處理所述取出的引腳。
56.根據(jù)權(quán)利要求43的制品，其中處理時(shí)鐘輸入包括建立一個(gè)主時(shí)鐘輸入列表。
57.根據(jù)權(quán)利要求56的制品，其中在所述列表為空之前，對(duì)每個(gè)遇到的引腳從所述列表取出所述遇到的引腳；正向處理所述取出的時(shí)鐘引腳。
58.根據(jù)權(quán)利要求57的制品，其中正向處理所述取出的引腳包括建立一個(gè)后繼者列表。
59.根據(jù)權(quán)利要求58的制品，其中所述后繼者列表為空之前，對(duì)于每個(gè)遇到的引腳從所述后繼者列表取出所述遇到的后繼引腳；如果所述取出的后繼引腳是時(shí)鐘引腳，遞歸地正向處理所述取出的后繼引腳；以及如果所述取出的后繼引腳不是時(shí)鐘引腳，則跳過所述取出的后繼引腳。
60.根據(jù)權(quán)利要求59的制品，其中遞歸地正向處理所述取出的后繼引腳之后檢查任何后繼單元是否標(biāo)記為定時(shí)單元。
61.根據(jù)權(quán)利要求60的制品，其中如果任何后繼單元標(biāo)記為定時(shí)單元；把所述取出的后繼引腳的單元標(biāo)記為定時(shí)單元；以及把所述后繼單元標(biāo)記為時(shí)鐘負(fù)載單元。
62.根據(jù)權(quán)利要求60的制品，其中如果后繼單元都未標(biāo)記為定時(shí)單元，跳過所述取出的后繼引腳。
63.根據(jù)權(quán)利要求39的制品，其中所述物理互連信息包括電路布局以及制造過程的物理效應(yīng)。
64.根據(jù)權(quán)利要求63的制品，其中所述物理效應(yīng)包括下述中的至少一個(gè)布局和布線限制，天線效應(yīng)，帶有RC延遲建模的靜態(tài)定時(shí)分析，帶有容性耦合和噪音注入的靜態(tài)定時(shí)分析，帶有IR壓降建模的靜態(tài)定時(shí)分析以及電遷移分析。
65.根據(jù)權(quán)利要求64的制品，其中利用所述至少一個(gè)塊的邊界的物理尺寸、允許對(duì)所述至少一個(gè)塊的引腳進(jìn)行連接的物理位置以及用來完成所述允許的連接的各個(gè)層之中的一個(gè)或多個(gè)對(duì)所述至少一個(gè)塊的布局和布線效應(yīng)建模。
66.根據(jù)權(quán)利要求64的制品，其中通過在所述抽象中包含所有電氣上和各個(gè)引腳連接的引腳導(dǎo)線以及經(jīng)過這些導(dǎo)線和這些引腳連接的所有二極管、晶體管柵極和晶體管源極/漏極對(duì)天線效應(yīng)建模。
67.根據(jù)權(quán)利要求64的制品，其中通過在所述抽象中包含各條連接到該塊的主輸入/輸出引腳的引腳導(dǎo)線以及各條實(shí)現(xiàn)全部和該定時(shí)外殼內(nèi)的單元連接的引腳網(wǎng)絡(luò)的導(dǎo)線對(duì)靜態(tài)定時(shí)分析期間的阻容(RC)互連延遲建模。
68.根據(jù)權(quán)利要求67的制品，其中通過在所述抽象中包含各條潛在地可和各條引腳導(dǎo)線容性耦合的耦合導(dǎo)線對(duì)靜態(tài)定時(shí)分析期間的側(cè)壁耦合分析建模。
69.根據(jù)權(quán)利要求67的制品，其中通過在所述抽象中包括a)耦合網(wǎng)絡(luò)上的所有潛在地可和各條引腳導(dǎo)線容性耦合的導(dǎo)線，b)各個(gè)驅(qū)動(dòng)這些網(wǎng)絡(luò)的耦合單元以及各個(gè)由這些網(wǎng)絡(luò)驅(qū)動(dòng)的耦合單元，其中利用對(duì)塊仿真得到的到達(dá)時(shí)刻以及轉(zhuǎn)換值對(duì)驅(qū)動(dòng)單元的輸入引腳建模，以及c)各條潛在地可和所述包含的耦合網(wǎng)絡(luò)耦合的傳遞導(dǎo)線，中的至少一組對(duì)靜態(tài)定時(shí)分析期間因容性耦合造成的噪音注入以及延遲改變建模。
70.根據(jù)權(quán)利要求67的制品，其中通過在所述抽象中包括a)耦合網(wǎng)絡(luò)上的所有潛在地可和各條引腳導(dǎo)線容性耦合的導(dǎo)線，b)各個(gè)驅(qū)動(dòng)這些網(wǎng)絡(luò)的耦合單元以及各個(gè)由這些網(wǎng)絡(luò)驅(qū)動(dòng)的耦合單元，其中通過包含整個(gè)組合邏輯錐體(直到并且包含驅(qū)動(dòng)這些網(wǎng)絡(luò)的第一鎖存器或觸發(fā)器)以及這些網(wǎng)絡(luò)上的所有和所述附加單元上的引腳連接的導(dǎo)線對(duì)驅(qū)動(dòng)單元的輸入引腳建模，以及c)各條潛在地可和所述包含的“耦合”網(wǎng)絡(luò)耦合的傳遞導(dǎo)線，中的至少一組對(duì)靜態(tài)定時(shí)分析期間因容性耦合造成的噪音注入以及延遲改變建模。
71.根據(jù)權(quán)利要求64的制品，其中利用塊的簡(jiǎn)化電模型對(duì)IR壓降效應(yīng)建模，其中每個(gè)引腳被建模為理想的電流匯(漏)/源，并且用相關(guān)的阻抗矩陣對(duì)其內(nèi)部RC網(wǎng)絡(luò)建模。
72.根據(jù)權(quán)利要求71的制品，其中為電源網(wǎng)絡(luò)利用和電源下降效應(yīng)所需的相同信息對(duì)電遷移效應(yīng)建模。
73.根據(jù)權(quán)利要求68的制品，其中為信號(hào)網(wǎng)絡(luò)利用和靜態(tài)定時(shí)分析所需的相同信息對(duì)電遷移效應(yīng)建模。
74.一種包括計(jì)算機(jī)可讀介質(zhì)制品，所述計(jì)算機(jī)可讀介質(zhì)具有在其上存儲(chǔ)的在一種設(shè)計(jì)帶有單元和互連的集成電路的方法中實(shí)現(xiàn)的指令組，所述電路被層次地分解成一個(gè)頂層和多個(gè)塊，所述塊可以進(jìn)一步地被層次分解，當(dāng)執(zhí)行時(shí)所述指令造成處理所述塊的一個(gè)塊的父塊和任何同胞塊從而建立一個(gè)逆抽象，該逆抽象包括所述父和同胞塊內(nèi)的各組件之間的物理互連信息，根據(jù)所述集成電路的行為所述物理互連信息對(duì)互連的電氣和物理寄生效應(yīng)建模；以及在設(shè)計(jì)和分析所述一個(gè)塊的至少一個(gè)階段中利用所述逆抽象。
75.根據(jù)權(quán)利要求74的制品，其中所述階段包括下述中的至少一個(gè)靜態(tài)定時(shí)分析，噪音分析，供電分析，IR壓降分析，電遷移分析，天線規(guī)則違反檢測(cè)和修復(fù)，布局和布線，實(shí)現(xiàn)，設(shè)計(jì)以及檢驗(yàn)。
76.根據(jù)權(quán)利要求75的制品，其中利用一個(gè)統(tǒng)一的數(shù)據(jù)模型對(duì)多于一個(gè)的所述階段集成。
77.根據(jù)權(quán)利要求1的方法，其中所述互連包含所述至少一個(gè)的塊和其父塊之間的接口的表示。
78.根據(jù)權(quán)利要求39的制品，其中所述互連包含所述至少一個(gè)的塊和其父塊之間的接口的表示。
全文摘要
一種層次設(shè)計(jì)自動(dòng)系統(tǒng)中的用來對(duì)集成電路設(shè)計(jì)建模的方法，該方法應(yīng)用塊抽象，其中塊抽象包括一組為獲得塊在層次中的先輩的準(zhǔn)確布局、布線、提取、仿真和檢驗(yàn)所需的所有數(shù)據(jù)庫對(duì)象集(單元、網(wǎng)絡(luò)、導(dǎo)線、通路和阻斷)。
文檔編號(hào)G06F17/50GK1539113SQ02815278
公開日2004年10月20日 申請(qǐng)日期2002年6月10日 優(yōu)先權(quán)日2001年6月8日
發(fā)明者蒂莫西·M·布爾克斯, 邁克爾·A·瑞普, 海密德·薩沃扎, 羅伯特·M·斯旺森, 卡恩·E·瓦特拉, 路卡斯·梵·金尼肯, A 瑞普, M 斯旺森, 梵 金尼肯, 薩沃扎, E 瓦特拉, 蒂莫西 M 布爾克斯 申請(qǐng)人:美格馬自動(dòng)控制設(shè)計(jì)公司