dD，Q數(shù)據(jù)輸出端連接第二多路選擇器U108的D數(shù)據(jù)端；第一寄存器U107在CLK時(shí)鐘端上升沿鎖存數(shù)據(jù)，然后輸出至第二多路選擇器；第二多路選擇器U108的Q輸出端，連接至雙通道DA電路，作為左聲道數(shù)據(jù)DL使用；第二多路選擇器U108的SEL選擇控制端，連接至狀態(tài)機(jī)電路Q輸出端；第二多路選擇器U108在SEL選擇控制端的控制下，對(duì)用戶音頻數(shù)據(jù)進(jìn)行選擇，逐位輸出；
[0024]第四觸發(fā)器U104時(shí)鐘輸入端接主時(shí)鐘MCLOCK，D數(shù)據(jù)輸入端接其/Q反相數(shù)據(jù)輸出端，Q正相數(shù)據(jù)輸出端接狀態(tài)機(jī)電路U105的Dl數(shù)據(jù)輸入端，同時(shí)輸出至雙通道DA電路，作為輸出時(shí)鐘CLK使用；狀態(tài)機(jī)電路U105的DO數(shù)據(jù)輸入端接同頻時(shí)鐘SCL0CK，狀態(tài)機(jī)電路U105的CLK時(shí)鐘端接主時(shí)鐘MCL0CK，狀態(tài)機(jī)電路U105的數(shù)據(jù)輸出端接第五譯碼器U106的D數(shù)據(jù)輸入端、第一多路選擇器UlOl的SEL選擇控制端、第二多路選擇器U108的SEL選擇控制端。
[0025]所述狀態(tài)機(jī)電路U105在每個(gè)主時(shí)鐘MCLOCK的下降沿進(jìn)行邏輯狀態(tài)轉(zhuǎn)換，狀態(tài)機(jī)狀態(tài)數(shù)量為L(zhǎng)+2，L為左/右聲道音頻數(shù)據(jù)位數(shù)，在復(fù)位信號(hào)有效后，進(jìn)入缺省O狀態(tài)；當(dāng)檢測(cè)到從FIFO存儲(chǔ)器讀取數(shù)據(jù)即同頻時(shí)鐘SCLOCK有效后，進(jìn)入I狀態(tài)，否則維持原狀態(tài)；在I?L狀態(tài)下，當(dāng)檢測(cè)到時(shí)鐘CLK為低電平后，進(jìn)入后續(xù)狀態(tài)，否則維持原狀態(tài)；在1^狀態(tài)下，自動(dòng)進(jìn)入L+1狀態(tài)；在1^+1狀態(tài)下，自動(dòng)進(jìn)入缺省O狀態(tài)；1?L狀態(tài)為數(shù)據(jù)編程狀態(tài)，狀態(tài)機(jī)輸出狀態(tài)值，控制第一多路選擇器U11、第二多路選擇器U108，逐位輸出數(shù)據(jù)，在CLK的上升沿，把數(shù)據(jù)寫(xiě)入DA器件；當(dāng)處于L+1狀態(tài)時(shí)，第五譯碼器U106輸出信號(hào)為低電平，否則為高電平；第一或門U103接收FIFO存儲(chǔ)器半空標(biāo)志信號(hào)、第五譯碼器U106輸出信號(hào)，第一或門U103的數(shù)據(jù)輸出端對(duì)雙通道DA電路輸出，作為左聲道鎖存LL和右聲道鎖存LR使用，其中左聲道鎖存LL和右聲道鎖存LR都為低有效。
[0026]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)為:1)該電路回聲聽(tīng)覺(jué)指示信號(hào)高精度，支持32位數(shù)字信號(hào)，并可以擴(kuò)展；2)輸出更新頻率用戶可調(diào)節(jié)，支持12K、16K、32K等用戶任意定義非標(biāo)特殊頻率；3)電路結(jié)構(gòu)簡(jiǎn)單，接口適用性強(qiáng)，能夠同時(shí)兼容PCI/CPC1、MULITIBUS、ISA總線；4)該電路可用于聲納聽(tīng)覺(jué)指示裝置中，低速三線制時(shí)鐘數(shù)據(jù)同步總線電路也可用于音頻輸出、任意波形發(fā)生器、DA模擬輸出、1設(shè)備編程等電子產(chǎn)品設(shè)計(jì)中。
[0027]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
【附圖說(shuō)明】
[0028]圖1為本發(fā)明的聲納聽(tīng)覺(jué)指示電路組成框圖。
[0029]圖2為本發(fā)明的低速三線制時(shí)鐘數(shù)據(jù)同步總線說(shuō)明。
[0030]圖3為本發(fā)明的時(shí)鐘電路框圖。
[0031]圖4為本發(fā)明的低速三線制時(shí)鐘數(shù)據(jù)同步總線電路框圖。
[0032]圖5為本發(fā)明的狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖。
【具體實(shí)施方式】
[0033]結(jié)合圖1，說(shuō)明圖1為本發(fā)明的聲納聽(tīng)覺(jué)指示電路組成。一種聲納聽(tīng)覺(jué)指示電路，包括高速計(jì)算機(jī)總線接口電路、FIFO存儲(chǔ)器、低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、雙通道DA電路、時(shí)鐘電路、晶振電路；高速計(jì)算機(jī)總線接口電路、FIFO存儲(chǔ)器、低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、雙通道DA電路，四者依次連接。時(shí)鐘電路與低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、FIFO存儲(chǔ)器連接。晶振電路與時(shí)鐘電路連接。外部復(fù)位信號(hào)與低速三線制時(shí)鐘數(shù)據(jù)同步總線電路相連；
[0034]高速計(jì)算機(jī)總線接口電路接收外部高速計(jì)算機(jī)總線數(shù)據(jù)，然后把數(shù)據(jù)寫(xiě)入FIFO存儲(chǔ)器中；
[0035]FIFO存儲(chǔ)器為雙端口 FIFO存儲(chǔ)器，端口 I用于高速計(jì)算機(jī)總線接口電路寫(xiě)入數(shù)據(jù)，端口 2用于低速三線制時(shí)鐘數(shù)據(jù)同步總線電路讀取數(shù)據(jù)。
[0036]低速三線制時(shí)鐘數(shù)據(jù)同步總線電路從FIFO存儲(chǔ)器中讀取數(shù)據(jù)，轉(zhuǎn)換為低速三線制時(shí)鐘數(shù)據(jù)同步總線操作，寫(xiě)入DA電路。
[0037]雙通道DA電路進(jìn)行數(shù)模轉(zhuǎn)換，對(duì)外輸出。
[0038]時(shí)鐘電路主要為低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、FIFO存儲(chǔ)器提供操作時(shí)鐘信號(hào)。
[0039]晶振電路主要為時(shí)鐘電路提供時(shí)鐘信號(hào)。
[0040]結(jié)合圖2，說(shuō)明低速三線制時(shí)鐘數(shù)據(jù)同步總線。總線信號(hào)包括數(shù)據(jù)、時(shí)鐘、鎖存(更新)信號(hào)。由于本發(fā)明采用雙通道DA器件，對(duì)應(yīng)左聲道、右聲道，所以信號(hào)包括左聲道數(shù)據(jù)(DL)、左聲道鎖存(LL)、右聲道數(shù)據(jù)(DR)、右聲道鎖存(LR)、時(shí)鐘(CLK)。在時(shí)鐘上升沿，數(shù)據(jù)進(jìn)入DA器件，在LL、LR的下降沿，DA器件更新輸出。
[0041]結(jié)合圖3，說(shuō)明時(shí)鐘電路。時(shí)鐘電路包括第一計(jì)數(shù)器[U001]、第一譯碼器[U002]、第一觸發(fā)器[U003]、第二計(jì)數(shù)器[U005]、第二譯碼器[U006]、第三譯碼器[U007]、第四譯碼器[U008]、第二觸發(fā)器[U009]、第三觸發(fā)器[U010]；
[0042]第一計(jì)數(shù)器[U001]的時(shí)鐘端(CLK)接外部高速時(shí)鐘CLOCK，同步清零端(CLR)接第一譯碼器[U 002]的Q輸出端，輸出端Q接第一譯碼器[U 002]的D數(shù)據(jù)端。第一譯碼器[U 002]的Q輸出端接第一觸發(fā)器[U 003]的EN使能端。第一觸發(fā)器[U 003]的反相/Q輸出端接第一觸發(fā)器[U 003]的D輸入數(shù)據(jù)端，時(shí)鐘端接高速時(shí)鐘CLOCK，同相Q輸出端對(duì)外輸出，作為主時(shí)鐘MCLOCK使用。
[0043]第一計(jì)數(shù)器[U001]輸出范圍為O ?(N-1)，F(xiàn)mclock= F clock/2N, N = FClQCK/4Fm。其中，F(xiàn)。.為高速時(shí)鐘CLOCK的頻率，F(xiàn)由用戶指定；F _eK為MCLOCK主時(shí)鐘頻率；F
DA電路編程時(shí)鐘信號(hào)CLK頻率，F(xiàn)m由用戶指定；例如，用戶采用的高速時(shí)鐘CLOCK的頻率為48MHz，即Fara= 48M，DA電路編程時(shí)鐘信號(hào)CLK頻率的頻率為600K Hz,即Fm= 600K，則 N = 20，F(xiàn)mclock= 1.2MHz ;
[0044]當(dāng)?shù)谝挥?jì)數(shù)器[U001]輸出值達(dá)到N-1時(shí)，第一譯碼器[U002]輸出值有效，第一計(jì)數(shù)器[U001]的同步清零CLR信號(hào)、第一觸發(fā)器[U003]的使能EN信號(hào)有效。
[0045]第二計(jì)數(shù)器[U005]的時(shí)鐘端接外部高速時(shí)鐘CLOCK，同步清零端(CLR)接第二譯碼器[U006]的Q輸出端，輸出端Q接第二譯碼器[U006]、第三譯碼器[U007]、第四譯碼器[U008]的D數(shù)據(jù)端。第三譯碼器[U007]的Q同相輸出端接第二觸發(fā)器[U009]的D輸入數(shù)據(jù)端，第二觸發(fā)器[U009]的時(shí)鐘端接高速時(shí)鐘CLOCK。第四譯碼器[U008]的Q同相輸出端接第三觸發(fā)器[U010]的D輸入數(shù)據(jù)端，第三觸發(fā)器[U010]的時(shí)鐘端接高速時(shí)鐘CLOCK。第二觸發(fā)器[009]的Q輸出端對(duì)外輸出同頻時(shí)鐘SCL0CK，第三觸發(fā)器[U010]的Q輸出端對(duì)外輸出FIFO讀時(shí)鐘RdCLOCK。其中，SCL0CK、RdCLOCK與左聲道鎖存(LL)信號(hào)頻率、右聲道鎖存(LR)信號(hào)頻率相同，即
Fsclock — F RdCLOCK =
Fle = Fll。其中，F(xiàn)w為同頻時(shí)鐘SCLOCK頻率，&_(為讀時(shí)鐘RdCLOCK頻率，F(xiàn) ^為左聲道鎖存信號(hào)(LL)，F(xiàn) ^為右聲道鎖存信號(hào)(LR)頻率，F(xiàn)m Fui作為輸出更新頻率，由用戶指定；
[0046]第二計(jì)數(shù)器[U005]輸出范圍為O?(K-1)，且設(shè)計(jì)參數(shù)為K = Fara^Fui;其中，匕_、Fmcukk相位與占空比分別由第三譯碼器[U007]、第四譯碼器[U008]決定，具體為:當(dāng)Kl〈第二計(jì)數(shù)器[U005]的數(shù)據(jù)輸出值(即譯碼器的數(shù)據(jù)輸入)〈K2時(shí)，第三譯碼器[U007]輸出值為I (高電平)，有效，其中Κ1、Κ2分別為第三譯碼器[U007]輸出值為有效時(shí)的下限值與上限值，由用戶指定；當(dāng)Κ3〈第二計(jì)數(shù)器[U005]的數(shù)據(jù)輸出值(即譯碼器的數(shù)據(jù)輸入)〈Κ4時(shí)，第四譯碼器[U008]輸出值為1(高電平)，有效，其中Κ3、Κ4分別為第四譯碼器[U008]輸出值為