一種聲納聽(tīng)覺(jué)指示電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種聲納聽(tīng)覺(jué)指示電路，特別是基于高速計(jì)算機(jī)總線的高精度的聲納聽(tīng)覺(jué)指示電路。
【背景技術(shù)】
[0002]聲納聽(tīng)覺(jué)指示是聲納主要指示方式之一，人耳根據(jù)回波音頻信號(hào)，判斷目標(biāo)特性。傳統(tǒng)的聲納聽(tīng)覺(jué)指示主要由聲納處理機(jī)、揚(yáng)聲器或耳機(jī)實(shí)現(xiàn)。聲納處理機(jī)接收到回波信號(hào)以后，進(jìn)行數(shù)據(jù)處理，輸出音頻信號(hào)至揚(yáng)聲器或耳機(jī)。隨計(jì)算機(jī)技術(shù)、網(wǎng)絡(luò)技術(shù)的發(fā)展，要求實(shí)現(xiàn)聲納信息網(wǎng)絡(luò)共享化，即聲納處理機(jī)把聲納音頻信號(hào)數(shù)字化，發(fā)送至網(wǎng)絡(luò)。全船任何一個(gè)指揮與控制設(shè)備都可以從網(wǎng)絡(luò)接收聲納音頻信號(hào)，通過(guò)高速計(jì)算機(jī)總線傳遞給該聲納聽(tīng)覺(jué)指示電路，按照用戶指定的輸出精度與更新頻率轉(zhuǎn)換為模擬音頻信號(hào)，輸出至揚(yáng)聲器或耳機(jī)，實(shí)現(xiàn)本地監(jiān)聽(tīng)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所解決的問(wèn)題在于提供一種基于高速計(jì)算機(jī)總線的更新速率與精度用戶可任意指定的通用型聲納聽(tīng)覺(jué)指示電路。
[0004]實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為:一種聲納聽(tīng)覺(jué)指示電路，包括高速計(jì)算機(jī)總線接口電路、FIFO存儲(chǔ)器、低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、雙通道DA電路、時(shí)鐘電路、晶振電路；高速計(jì)算機(jī)總線接口電路、FIFO存儲(chǔ)器、低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、雙通道DA電路，四者依次連接。時(shí)鐘電路與低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、FIFO存儲(chǔ)器連接。晶振電路與時(shí)鐘電路連接。外部復(fù)位信號(hào)與低速三線制時(shí)鐘數(shù)據(jù)同步總線電路相連；
[0005]高速計(jì)算機(jī)總線接口電路接收外部高速計(jì)算機(jī)總線數(shù)據(jù)，然后把數(shù)據(jù)寫(xiě)入FIFO存儲(chǔ)器中；
[0006]FIFO存儲(chǔ)器為雙端口 FIFO存儲(chǔ)器，端口 I用于高速計(jì)算機(jī)總線接口電路寫(xiě)入數(shù)據(jù)，端口 2用于低速三線制時(shí)鐘數(shù)據(jù)同步總線電路讀取數(shù)據(jù)。
[0007]低速三線制時(shí)鐘數(shù)據(jù)同步總線電路從FIFO存儲(chǔ)器中讀取數(shù)據(jù)，轉(zhuǎn)換為低速三線制時(shí)鐘數(shù)據(jù)同步總線操作，寫(xiě)入DA電路。
[0008]雙通道DA電路進(jìn)行數(shù)模轉(zhuǎn)換，對(duì)外輸出。
[0009]時(shí)鐘電路主要為低速三線制時(shí)鐘數(shù)據(jù)同步總線電路、FIFO存儲(chǔ)器提供操作時(shí)鐘信號(hào)。
[0010]晶振電路主要為時(shí)鐘電路提供時(shí)鐘信號(hào)。
[0011]所述FIFO存儲(chǔ)器為雙端口 FIFO存儲(chǔ)器，數(shù)據(jù)端口寬度大于或等于L，其中L為左/右聲道音頻數(shù)據(jù)位數(shù)，即回聲聽(tīng)覺(jué)指示信號(hào)數(shù)據(jù)寬度；端口 I的接口信號(hào)包括寫(xiě)時(shí)鐘信號(hào)WrCLK、寫(xiě)使能信號(hào)WrEn、寫(xiě)數(shù)據(jù)信號(hào)WrD、FIFO存儲(chǔ)器半滿信號(hào)HALF-FULL ;當(dāng)FIFO存儲(chǔ)器半滿信號(hào)有效后，輸出給高速計(jì)算機(jī)總線接口電路，高速計(jì)算機(jī)總線接口電路停止寫(xiě)數(shù)據(jù)操作；端口 2的接口信號(hào)包括讀時(shí)鐘信號(hào)RdCLK、讀數(shù)據(jù)信號(hào)RdD、讀使能信號(hào)RdEruFIFO存儲(chǔ)器半空信號(hào)HALF-EM ；
[0012]在讀使能信號(hào)RdEn有效時(shí)，在每一個(gè)讀時(shí)鐘信號(hào)RdCLK的上升沿，輸出讀數(shù)據(jù)信號(hào)RdD ;當(dāng)FIFO存儲(chǔ)器半空信號(hào)有效后，輸出給低速三線制時(shí)鐘數(shù)據(jù)同步總線電路，低速三線制時(shí)鐘數(shù)據(jù)同步總線電路停止讀數(shù)據(jù)操作。
[0013]所述雙通道DA電路采用雙通道音頻DA芯片，數(shù)據(jù)輸入接口為低速三線制時(shí)鐘數(shù)據(jù)同步總線，總線信號(hào)包括左聲道數(shù)據(jù)(DL)、左聲道鎖存(LL)、右聲道數(shù)據(jù)(DR)、右聲道鎖存(LR)、時(shí)鐘(CLK);在時(shí)鐘上升沿，數(shù)據(jù)進(jìn)入DA器件，在LL、LR的下降沿，DA器件更新輸出。
[0014]所述時(shí)鐘電路包括第一計(jì)數(shù)器U001、第一譯碼器U002、第一觸發(fā)器U003、第二計(jì)數(shù)器U005、第二譯碼器U006、第三譯碼器U007、第四譯碼器U008、第二觸發(fā)器U009、第三觸發(fā)器UOlO ；
[0015]第一計(jì)數(shù)器UOOl的時(shí)鐘端(CLK)接外部高速時(shí)鐘CLOCK，同步清零端(CLR)接第一譯碼器U 002的Q輸出端，輸出端Q接第一譯碼器U 002的D數(shù)據(jù)端，第一譯碼器U 002的Q輸出端接第一觸發(fā)器U 003的EN使能端，第一觸發(fā)器U 003的反相/Q輸出端接第一觸發(fā)器U 003的D輸入數(shù)據(jù)端，時(shí)鐘端接高速時(shí)鐘CLOCK，同相Q輸出端對(duì)外輸出，作為主時(shí)鐘MCLOCK使用；
[0016]第一計(jì)數(shù)器UOOl 輸出范圍為 O ?(N-1)，F(xiàn)MaQCK= F CU)CK/2N，N = FaQCK/4FaK，其中，F(xiàn)ara為高速時(shí)鐘CLOCK的頻率，F(xiàn)arai由用戶指定；FMaraS MCLOCK主時(shí)鐘頻率；FaKSDA電路編程時(shí)鐘信號(hào)CLK頻率，F(xiàn)m由用戶指定；
[0017]當(dāng)?shù)谝挥?jì)數(shù)器UOOl輸出值達(dá)到N-1時(shí)，第一譯碼器U002輸出值有效，第一計(jì)數(shù)器UOOl的同步清零CLR信號(hào)、第一觸發(fā)器U003的使能EN信號(hào)有效；
[0018]第二計(jì)數(shù)器U005的時(shí)鐘端接外部高速時(shí)鐘CLOCK，同步清零端(CLR)接第二譯碼器U006的Q輸出端，輸出端Q接第二譯碼器U006、第三譯碼器U007、第四譯碼器U008的D數(shù)據(jù)端，第三譯碼器U007的Q同相輸出端接第二觸發(fā)器U009的D輸入數(shù)據(jù)端，第二觸發(fā)器U009的時(shí)鐘端接高速時(shí)鐘CLOCK，第四譯碼器U008的Q同相輸出端接第三觸發(fā)器U010的D輸入數(shù)據(jù)端，第三觸發(fā)器U010的時(shí)鐘端接高速時(shí)鐘CLOCK ;第二觸發(fā)器009的Q輸出端對(duì)外輸出同頻時(shí)鐘SCL0CK，第三觸發(fā)器U010的Q輸出端對(duì)外輸出FIFO讀時(shí)鐘RdCLOCK ;其中，SCL0CK、RdCL0CK與左聲道鎖存(LL)信號(hào)頻率、右聲道鎖存(LR)信號(hào)頻率相同，S卩Fsclock =FEdCL0CK = Fle =匕;其中，F(xiàn) 為同頻時(shí)鐘SCLOCK頻率，F(xiàn) Μ.κ為讀時(shí)鐘RdCLOCK頻率，F(xiàn) ^為左聲道鎖存信號(hào)(LL)，F(xiàn)ui為右聲道鎖存信號(hào)(LR)頻率，F(xiàn) a、Fui作為輸出更新頻率，由用戶指定;
[0019]第二計(jì)數(shù)器U005輸出范圍為O?(K-1)，且設(shè)計(jì)參數(shù)為K = Fara^Fui;其中，F(xiàn)sarao ?相位與占空比分別由第三譯碼器U007、第四譯碼器U008決定，具體為:當(dāng)Kl〈第二計(jì)數(shù)器[U005]的數(shù)據(jù)輸出值即譯碼器的數(shù)據(jù)輸入值〈Κ2時(shí)，第三譯碼器U007輸出值為I即高電平，有效，其中Κ1、Κ2分別為第三譯碼器U007輸出值為有效時(shí)的下限值與上限值，由用戶指定；當(dāng)Κ3〈第二計(jì)數(shù)器U005的數(shù)據(jù)輸出值即譯碼器的數(shù)據(jù)輸入〈Κ4時(shí)，第四譯碼器[U008]輸出值為1(即高電平，有效)，其中Κ3、Κ4分別為第四譯碼器[U008]輸出值為有效時(shí)的下限值與上限值，由用戶指定；Κ4與Κ3的差值所對(duì)應(yīng)的讀信號(hào)高電平時(shí)間滿足FIFO存儲(chǔ)器要求；K2 與 Kl 的差值要求為:2/FMaQCK〈(K2-Kl)/FaQCK〈8/FMaQC:K;同時(shí)，K1_K3>5。
[0020]所述低速三線制時(shí)鐘數(shù)據(jù)同步總線電路包括第一寄存器U100、第二寄存器U107、第一多路選擇器U101、第二多路選擇器U108、第五譯碼器U106、第四觸發(fā)器U104、第一反相器U102、第一或門(mén)U103、狀態(tài)機(jī)電路U105 ；
[0021]第一反相器U102輸入端接FIFO存儲(chǔ)器半空標(biāo)志信號(hào)HALF-EM，高有效，輸出端作為FIFO存儲(chǔ)器讀使能信號(hào)RdEn使用，高有效，第一或門(mén)U103的數(shù)據(jù)輸入I端口接FIFO存儲(chǔ)器半空標(biāo)志信號(hào)HALF-EM，高有效，數(shù)據(jù)輸入2端口接第五譯碼器U106輸出Q端，第一或門(mén)U103的數(shù)據(jù)輸出端對(duì)雙通道DA電路輸出，同時(shí)作為左聲道鎖存(LL)、右聲道鎖存(LR)使用；
[0022]第一寄存器[U100]CLK時(shí)鐘端接同頻時(shí)鐘SCLOCK，D數(shù)據(jù)端接FIFO存儲(chǔ)器輸出數(shù)據(jù)RdD，Q數(shù)據(jù)輸出端連接第一多路選擇器UlOl的D數(shù)據(jù)端；第一寄存器UlOO在CLK時(shí)鐘端上升沿鎖存數(shù)據(jù)，然后輸出至第一多路選擇器；第一多路選擇器UlOl的Q輸出端，連接至雙通道DA電路，作為右聲道數(shù)據(jù)DR使用；第一多路選擇器UlOl的SEL選擇控制端，連接至狀態(tài)機(jī)電路Q輸出端，第一多路選擇器UlOl在SEL選擇控制端的控制下，對(duì)于用戶音頻數(shù)據(jù)進(jìn)行選擇，逐位輸出；
[0023]第二寄存器[U107]CLK時(shí)鐘端接同頻時(shí)鐘SCLOCK，D數(shù)據(jù)端接FIFO存儲(chǔ)器輸出數(shù)據(jù)R