[
技術(shù)領(lǐng)域：
：]本發(fā)明涉及信息安全領(lǐng)域，尤其涉及一種基于cascode電流鏡結(jié)構(gòu)的物理不可克隆電路。[
背景技術(shù)：
：：]物理不可克隆函數(shù)(physicalunclonablefuntion:puf)是指通過向物理實(shí)體輸入一個(gè)激勵(lì)，利用其必然存在的物理化學(xué)性質(zhì)差異，輸出一個(gè)不可預(yù)測(cè)的隨機(jī)響應(yīng)的函數(shù)。puf結(jié)構(gòu)即可以實(shí)現(xiàn)puf功能的方法，具有：①輸出響應(yīng)不可預(yù)測(cè)、②防纂改、③不可克隆、④魯棒性、⑤輕量級(jí)特性等幾個(gè)重要特點(diǎn)，使其在實(shí)現(xiàn)認(rèn)證、密保和硬件安全保護(hù)等領(lǐng)域有著得天獨(dú)厚的優(yōu)勢(shì)。puf概念最先應(yīng)用于實(shí)體認(rèn)證，經(jīng)過幾年的發(fā)展，其在如密鑰生成、門禁系統(tǒng)等安全領(lǐng)域的應(yīng)用也在逐漸推廣。現(xiàn)代攜帶個(gè)人身份信息的智能產(chǎn)品的迅速發(fā)展及普及，使得確保這些產(chǎn)品攜帶的信息不被輕易竊取尤為重要。隨著智能產(chǎn)品的微型化，傳統(tǒng)的致使部分器件過大或消耗資源較多的較為成熟密碼保護(hù)方法不再適用，正是puf的輕量級(jí)特性，令其在rfid、傳感器網(wǎng)絡(luò)節(jié)點(diǎn)等設(shè)備中具有巨大的發(fā)展?jié)摿?。根?jù)實(shí)現(xiàn)puf功能的領(lǐng)域的不同，在電子類puf的實(shí)現(xiàn)方法中有模擬電路puf實(shí)現(xiàn)方法和數(shù)字電路puf實(shí)現(xiàn)方法。模擬電路puf實(shí)現(xiàn)即在模擬集成電路的生成制造中，工藝變異使得電路中具有相同尺寸的晶體管參數(shù)存在很難預(yù)測(cè)和消除的細(xì)微誤差，這些微小差異經(jīng)過相應(yīng)的處理便可得到一個(gè)不可預(yù)測(cè)的具有puf的特性隨機(jī)響應(yīng)；數(shù)字電路puf實(shí)現(xiàn)往往用于生產(chǎn)密鑰，其安全性能高于模擬電路puf，但其成本和要求也更高。文獻(xiàn)[3]中提出利用晶體管制造時(shí)由于工藝偏差造成的晶體管亞閾值電壓誤差，通過對(duì)反相器陣列電路的尋址操作等到輸出響應(yīng)，最后經(jīng)過模擬處理單元以及一個(gè)輸出比較器得到具有puf特性的輸出響應(yīng)。此電路的實(shí)現(xiàn)引入了校正電路，雖減少了電路的誤碼率，使電路的工作穩(wěn)定性有所提高，但同時(shí)卻大大增加了電路的功耗以及芯片面積。其中，電路的功耗達(dá)到38μw,電路面積高達(dá)35000μm2。文獻(xiàn)[4]中使用單極放大器陣列對(duì)晶體管中由于工藝參數(shù)偏差產(chǎn)生的輸出響應(yīng)的微小差異進(jìn)行放大，陣列中的nmos管使用0.18微米標(biāo)準(zhǔn)cmos工藝下的最小尺寸，以增加工藝變異對(duì)晶體管參數(shù)的影響，使得輸出的電路響應(yīng)具有更高的不可預(yù)知特性與不可克隆特性。但是，由于該電路使用了自動(dòng)校零比較器，引入了大電容，導(dǎo)致電路面積增大，并且降低了電路的工作速度。文獻(xiàn)[5]中提出一種基于arbiter結(jié)構(gòu)的puf電路。利用了同一個(gè)數(shù)字信號(hào)在兩條不同路徑傳播到一個(gè)相同的目的地，一起出發(fā)的兩個(gè)信號(hào)由于傳播路徑產(chǎn)生的不同傳輸延遲，到達(dá)目的地的時(shí)間不完全相同，然后通過arbiter結(jié)構(gòu)根據(jù)信號(hào)到達(dá)的先后，對(duì)應(yīng)地輸出一個(gè)邏輯“0”或邏輯“1”的響應(yīng)。例如一個(gè)上升信號(hào)分別通過上下兩條路徑傳播，若上方路徑先傳播到仲裁器，則輸出響應(yīng)為“1”，反之輸出響應(yīng)為“0”。這樣經(jīng)過輸入一連串的上升下降信號(hào)，便可以獲得一串相應(yīng)的二進(jìn)制序列作為響應(yīng)。由于arbiter的建立需要時(shí)間，所以會(huì)造成該電路的穩(wěn)定性不高。文獻(xiàn)[6]中提出的butterflypuf結(jié)構(gòu)則利用了交叉耦合電路的隨機(jī)狀態(tài)轉(zhuǎn)化。交叉耦合電路中正反饋圈存在“0”和“1”兩個(gè)穩(wěn)定態(tài)，以及一個(gè)不穩(wěn)定且易于向兩個(gè)穩(wěn)定態(tài)之一轉(zhuǎn)變的中間態(tài)的特性。兩個(gè)鎖存器交叉耦合形成一個(gè)正反饋循環(huán)，首先控制外加激勵(lì)信號(hào)使電路處于不穩(wěn)定狀態(tài)，然后改變?cè)摷?lì)信號(hào)使電路從不穩(wěn)定態(tài)向兩個(gè)穩(wěn)定態(tài)中的一個(gè)轉(zhuǎn)換，從而得到一個(gè)“0”或“1”的二進(jìn)制位。利用多個(gè)這樣的交叉耦合電路組成一個(gè)陣列，最終可以得到一串二進(jìn)制序列的輸出。由于在交叉耦合電路中不穩(wěn)定態(tài)的轉(zhuǎn)換很容易受到一些線路或器件的不確定因素的影響，所以這個(gè)轉(zhuǎn)換過程是不可預(yù)測(cè)的，故最終得到的一串二進(jìn)制序列也是唯一和不可預(yù)測(cè)的。但是該電路同樣存在穩(wěn)定性的問題，需要通過輔助算法電路來提高其穩(wěn)定性。以上文獻(xiàn)中提出的這些puf實(shí)現(xiàn)電路，普遍存在芯片面積較大、功耗較高的問題，電路穩(wěn)定性也是一個(gè)有待解決的問題，存在優(yōu)化一方面卻會(huì)犧牲另一方面的現(xiàn)象(如為了提高穩(wěn)定性而不得不使功耗及芯片面積增大)，這些缺點(diǎn)一定程度上限制了puf芯片在實(shí)際中的應(yīng)用。[技術(shù)實(shí)現(xiàn)要素：]本發(fā)明要解決的技術(shù)問題是提供一種芯片面積較小、功耗較低的基于cascode電流鏡結(jié)構(gòu)的物理不可克隆電路。為了解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案是，一種基于cascode電流鏡結(jié)構(gòu)的物理不可克隆電路，包括pmos電流鏡電路和cascode電流鏡電路，pmos電流鏡電路的輸入端通過基準(zhǔn)電流源接cascode電流鏡電路的輸入端，pmos電流鏡電路的輸出端與cascode電流鏡電路的輸出端連接后作為所述物理不可克隆電路的輸出端；cascode電流鏡電路包括nmos電流鏡陣列，通過對(duì)nmos電流鏡陣列地址線進(jìn)行尋址操作，每次開通nmos電流鏡陣列中的一個(gè)nmos管，使cascode電流鏡電路輸出電流；當(dāng)pmos電流鏡電路輸出的電流大于cascode電流鏡電路輸出的電流時(shí)，所述的物理不可克隆電路輸出高電平，反之，物理不可克隆電路輸出低電平；一次完整的尋址操作完成后，所述的物理不可克隆電路輸出一個(gè)高低電平無序分布的、可轉(zhuǎn)換成二進(jìn)制的信號(hào)序列的電壓波形。以上所述的物理不可克隆電路，pmos電流鏡電路包括兩個(gè)pmos管，兩個(gè)pmos管的源極接電源，兩個(gè)pmos管的柵極連接在一起，并接第一pmos管的漏極；第一pmos管的漏極作為pmos電流鏡電路的輸入端通過所述的基準(zhǔn)電流源接cascode電流鏡電路的輸入端，第二pmos管的漏極作為pmos電流鏡電路的輸出端接cascode電流鏡電路的輸出端。以上所述的物理不可克隆電路，nmos電流鏡陣列包括m根行地址線，n根列地址線、m行n列nmos管、與nmos管數(shù)量相同的列開關(guān)和m個(gè)行開關(guān)，nmos電流鏡陣列全部nmos管的柵極相連，接外加控制電壓；全部nmos管的源極相連并接地；每個(gè)nmos管的漏極通過對(duì)應(yīng)的列開關(guān)接該行行開關(guān)的輸入端；同一列列開關(guān)的控制端接該列的列地址線，行開關(guān)的控制端接該行的行地址線，所有行開關(guān)的輸出端相連，作為nmos電流鏡陣列的輸出端。以上所述的物理不可克隆電路，cascode電流鏡電路包括第三nmos管、第四nmos管、第五nmos管和所述的nmos電流鏡陣列，第三nmos管的漏極作為cascode電流鏡電路的輸入端通過所述的基準(zhǔn)電流源接接pmos電流鏡電路的輸入端，源極接第五nmos管的漏極，第五nmos管的源極接地；第四nmos管的漏極作為cascode電流鏡電路的輸出端接pmos電流鏡電路的輸出端，源極接nmos電流鏡陣列的輸出端；第三nmos管的柵極接第四nmos管的柵極，并接第三nmos管的漏極；第五nmos管的柵極接第五nmos管的漏極，并接nmos電流鏡陣列全部nmos管的柵極。以上所述的物理不可克隆電路，包括輸出緩沖電路，輸出緩沖電路接所述物理不可克隆電路輸出端。以上所述的物理不可克隆電路，調(diào)試過程包括以下步驟：601、物理不可克隆電路工作前，任意選擇所述的nmos電流鏡陣列的一個(gè)nmos管工作，通過調(diào)整第五nmos管的尺寸調(diào)節(jié)cascode電流鏡電路的輸出電流，使cascode電流鏡電路的輸出電流基本等于pmos電流鏡電路的輸出電流；602、調(diào)整電路晶體管的尺寸，使物理不可克隆電路輸出的低電平與輸出的高電平出現(xiàn)的比例為1：1。本發(fā)明基于cascode電流鏡結(jié)構(gòu)的物理不可克隆電路產(chǎn)品的芯片面積較小、功耗較低。[附圖說明]下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明。圖1是本發(fā)明實(shí)施例物理不可克隆電路的系統(tǒng)結(jié)構(gòu)框圖。圖2是本發(fā)明實(shí)施例物理不可克隆電路的pmos電流鏡電路結(jié)構(gòu)圖。圖3a是基本nmos電流鏡電路結(jié)構(gòu)圖。圖3b是本發(fā)明實(shí)施例cascode電流鏡電路結(jié)構(gòu)圖。圖4a是本發(fā)明實(shí)施例陣列單元電路結(jié)構(gòu)圖。圖4b是本發(fā)明實(shí)施例nmos電流鏡陣列電路結(jié)構(gòu)圖。圖5是本發(fā)明實(shí)施例物理不可克隆電路整體電路結(jié)構(gòu)圖。圖6是本發(fā)明實(shí)施例物理不可克隆電路輸出id序列的0、1分布比例圖。圖7是本發(fā)明實(shí)施例物理不可克隆電路溫度與電壓變化對(duì)電路誤碼率的影響圖。圖8是本發(fā)明實(shí)施例物理不可克隆電路輸出的碼間漢明距離分布圖。圖9是本發(fā)明實(shí)施例物理不可克隆電路的功耗圖。圖10是本發(fā)明實(shí)施例物理不可克隆電路的整體版圖。[具體實(shí)施方式]本發(fā)明基于cascode電流鏡結(jié)構(gòu)的物理不可克隆電路，包括pmos電流鏡電路和cascode電流鏡電路，pmos電流鏡電路的電源輸入端接電源，pmos電流鏡電路的輸入端通過基準(zhǔn)電流源接cascode電流鏡電路的輸入端，兩者使用同一個(gè)基準(zhǔn)電流作為輸入。pmos電流鏡電路的輸出端與cascode電流鏡電路的輸出端連接后作為所述物理不可克隆電路的輸出端；cascode電流鏡電路包括nmos電流鏡陣列，通過對(duì)nmos電流鏡陣列地址線進(jìn)行尋址操作，每次開通nmos電流鏡陣列中的一個(gè)nmos管，使cascode電流鏡電路輸出電流；當(dāng)pmos電流鏡電路輸出的電流大于cascode電流鏡電路輸出的電流時(shí)，所述的物理不可克隆電路輸出高電平，反之，物理不可克隆電路輸出低電平；一次完整的尋址操作完成后，所述的物理不可克隆電路輸出一個(gè)高低電平無序分布的電壓波形，可轉(zhuǎn)換成相應(yīng)的二進(jìn)制的信號(hào)序列。其中，pmos電流鏡電路包括兩個(gè)pmos管，兩個(gè)pmos管的源極接電源，第一pmos管的柵極與第二pmos管的柵極連接在一起，并接第一pmos管的漏極；第一pmos管的漏極作為輸入端通過基準(zhǔn)電流源接cascode電流鏡電路的輸入端，第二pmos管的漏極作為pmos電流鏡電路的輸出端接cascode電流鏡電路的輸出端。nmos電流鏡陣列包括m根行地址線，n根列地址線、m行n列nmos管、與nmos管數(shù)量相同的列開關(guān)和m個(gè)行開關(guān)，nmos電流鏡陣列全部nmos管的柵極相連，接外加控制電壓；全部nmos管的源極相連并接地；每個(gè)nmos管的漏極通過對(duì)應(yīng)的列開關(guān)接該行行開關(guān)的輸入端；同一列列開關(guān)的控制端接該列的列地址線，行開關(guān)的控制端接該行的行地址線，所有行開關(guān)的輸出端相連，作為nmos電流鏡陣列的輸出端。cascode電流鏡電路包括第三nmos管、第四nmos管、第五nmos管和所述的nmos電流鏡陣列，第三nmos管的漏極作為cascode電流鏡電路的輸入端通過基準(zhǔn)電流源接pmos電流鏡電路的輸入端，源極接第五nmos管的漏極，第五nmos管的源極接地；第四nmos管的漏極作為cascode電流鏡電路的輸出端接pmos電流鏡電路的輸出端，源極接nmos電流鏡陣列的輸出端；第三nmos管的柵極接第四nmos管的柵極，并接第三nmos管的漏極；第五nmos管的柵極接第五nmos管的漏極，并接nmos電流鏡陣列全部nmos管的柵極。本發(fā)明實(shí)施例提出以cascode(共源共柵)電流鏡結(jié)構(gòu)為核心的超低功耗puf實(shí)現(xiàn)電路。通過優(yōu)化電路結(jié)構(gòu)，在確保電路可靠性、穩(wěn)定性的同時(shí)，實(shí)現(xiàn)電路低功耗、低成本、小面積的目標(biāo)，使得該puf電路能廣泛應(yīng)用于實(shí)際生活中。本發(fā)明實(shí)施例的puf電路的系統(tǒng)結(jié)構(gòu)如圖1所示，由pmos電流鏡電路、cascode電流鏡電路組成，其中cascode電流鏡電路中包括一個(gè)nmos電流鏡陣列。pmos電流鏡電路與cascode電流鏡電路使用同一個(gè)基準(zhǔn)電流，產(chǎn)生的鏡像電流為分別為i1和i2，理論上兩個(gè)鏡像電流的差值δi＝i1-i2＝0，但由于誤差的存在，δi不完全為0。當(dāng)δi＞0時(shí)，輸出節(jié)點(diǎn)電壓將會(huì)被升高至電源電壓；當(dāng)δi＜0時(shí)，輸出節(jié)點(diǎn)電壓將會(huì)被拉低至地。電路工作時(shí)，nmos電流鏡陣列地址線進(jìn)行尋址操作，每選擇一個(gè)nmos管都將會(huì)得到一個(gè)鏡像電流i2，此時(shí)δi的值是不可預(yù)知的，根據(jù)δi的不同，輸出節(jié)點(diǎn)輸出一個(gè)相應(yīng)的電壓。在nmos電流鏡陣列一次完整的尋址操作完成后，將得到的輸出電壓轉(zhuǎn)化為二進(jìn)制即一串0與1隨機(jī)分布的序列，這個(gè)序列將作為整個(gè)puf電路的輸出。如圖2所示，pmos電流鏡由兩個(gè)pmos管m1和m2組成，其中m1為m2提供偏置，iref為基準(zhǔn)電流。假設(shè)電路中pmos管m1和m2都工作在亞閾值區(qū)域(0<vgs<vth)，由于m1和m2尺寸較大可忽略溝道長(zhǎng)度調(diào)制效應(yīng)，理論上，當(dāng)假設(shè)晶體管m1和m2具有除寬長(zhǎng)比(w/l)不相等外其它完全相同的設(shè)計(jì)參數(shù)(如：遷移率μp、單位面積柵氧化層電容cox、閾值電壓vth等)時(shí)，可得該公式表明，對(duì)圖2所示的電流鏡結(jié)構(gòu)，可以通過設(shè)置pmos管m1及m2寬長(zhǎng)比的比值，得到與基準(zhǔn)電流iref成比例的鏡像電流i1。當(dāng)(w/l)2＝(w/l)1時(shí)，i1＝iref。而在實(shí)際工藝制造中，由于制造過程中存在的溫度變化不均勻、摻雜濃度不均勻等變化，使得即使是具有相同版圖設(shè)計(jì)的兩個(gè)晶體管，其相互之間的器件參數(shù)都會(huì)存在著細(xì)微的差異，即意味著電流差值δi＝iref-i1≠0。由于δi與工藝變異有關(guān)，所以其符號(hào)也是不可預(yù)知的。如圖3所示，圖3a為一個(gè)由兩個(gè)nmos管構(gòu)成的基本電流鏡電路結(jié)構(gòu)，該電流鏡工作原理與上述pmos電流鏡工作原理相同，工作在亞閾值區(qū)域的電路公式與pmos電流鏡的相似，對(duì)應(yīng)nmos管載流子遷移率為μn。mbias為mmir提供偏置電壓vg，理想條件下輸出的i＝iref。圖3b為本發(fā)明使用的cascode電流鏡電路結(jié)構(gòu)，該結(jié)構(gòu)在圖a的基礎(chǔ)上進(jìn)行了改進(jìn)。電路工作時(shí)，基準(zhǔn)電流iref流經(jīng)m3和m5，分別為m4和m6提供偏置電壓，vg1在m6產(chǎn)生鏡像電流i2，開關(guān)key關(guān)閉，vg使得i2得以通過m4輸出。相比較于圖3a所示結(jié)構(gòu)，圖3b由于m3和m4的存在，極大地提高了電路結(jié)構(gòu)的輸出阻抗，而電路輸出阻抗的提高減弱了鏡像電流i2對(duì)δvg1的敏感性，即使電路中出現(xiàn)較大的δvg1，鏡像電流i2也能相對(duì)穩(wěn)定輸出。圖4展示了nmos電流鏡電路結(jié)構(gòu)。圖4a為陣列的一個(gè)基本單元，mkey作為nmos開關(guān)管，可通過控制輸入信號(hào)key控制mmn上產(chǎn)生的電流i的輸出。圖4b為陣列的電路結(jié)構(gòu)，bl1～bln代表n條列輸出線，wl1～wlm代表m條行輸出線，列地址線和行地址線(圖中未示出)分別控制著對(duì)應(yīng)列開關(guān)和行開關(guān)的開啟和關(guān)斷。電路中除行、列nmos開關(guān)管外的所有其它nmos管源極接地、柵極相連并連接偏置電壓vg、漏極與對(duì)應(yīng)列nmos開關(guān)管相連。給定陣列柵壓vg，只有當(dāng)某個(gè)nmos管對(duì)應(yīng)的行開關(guān)和列開關(guān)同時(shí)開啟后，該nmos管被選中，其源漏之間產(chǎn)生的電流作為陣列的輸出電流。圖5為整個(gè)puf電路的電路結(jié)構(gòu)。使用圖4b所示nmos電流鏡陣列替換圖3bcascode電流鏡電路中虛線框內(nèi)的m6和開關(guān)key，陣列中所有nmos管的尺寸都為65nm工藝下nmos管能達(dá)到的最小尺寸，兩個(gè)反相器為電路輸出提供緩沖。pmos電流鏡電路與cascode電流鏡電路輸入同一基準(zhǔn)電流，pmos電流鏡輸出鏡像電流為i1，cascode電流鏡輸出鏡像電流為i2。在電路工作前，任意選擇陣列的一個(gè)開關(guān)管工作，通過調(diào)整nmos管m5的尺寸調(diào)節(jié)陣列輸出電流i2的值，使i1≈i2。電路開始工作后，通過控制nmos陣列的行、列地址線對(duì)nmos電流鏡陣列進(jìn)行尋址，每次選中陣列中的一個(gè)nmos管，cascode電流鏡都將產(chǎn)生一個(gè)輸出電流i2，從而可以得到一個(gè)電流差δi。在電路狀態(tài)從不穩(wěn)定轉(zhuǎn)為穩(wěn)定的過程中，δi將會(huì)對(duì)輸出節(jié)點(diǎn)node進(jìn)行充電或放電。充電時(shí)，輸出節(jié)點(diǎn)node的電壓將被提高至vdd；放電時(shí)，輸出節(jié)點(diǎn)node處電壓將會(huì)被拉低至地。每次充電或放電后，節(jié)點(diǎn)node處的電壓都通過兩個(gè)反相器的緩沖電路進(jìn)行輸出。如此，當(dāng)對(duì)nmos電流鏡陣列一次完整連續(xù)的尋址操作完成后，輸出節(jié)點(diǎn)node處的輸出將會(huì)是一個(gè)連續(xù)的高低電平位置隨機(jī)分布的電壓序列。通過調(diào)整第三nmos管、第四nmos管和第五nmos管的尺寸可以調(diào)整電壓序列中高低電平出現(xiàn)的比例為1：1。其中第三nmos管和第四nmos管的尺寸相同把該輸出電壓序列轉(zhuǎn)換為二進(jìn)制序列，便可以得到一串相應(yīng)的0、1隨機(jī)分布的二進(jìn)制序列，該序列即為puf電路的輸出id序列。本發(fā)明實(shí)施例提出的puf電路基于umc65nm工藝，在工作電壓為1.2v的條件下，通過蒙特卡羅仿真，得到該puf電路的功耗能達(dá)到0.128μw，能耗為0.392pj/bit，核心電路面積為1400μm2，具有極高的可靠性和低功耗性，工作性能較優(yōu)，電路方案可行性很高。圖6所示為通過電路設(shè)計(jì)軟件cadence的蒙特卡羅仿真功能得到的puf輸出電壓序列高低電壓所占比例分布圖，上半部分為電路輸出未經(jīng)過反相器電路緩沖時(shí)的電壓分布，下關(guān)部分為電路輸出經(jīng)過反相器電路緩沖后的輸出電壓分布，而經(jīng)過反相器后的輸出電壓高低電壓分布比例接近于1：1，屬于非常理想的輸出0、1分布。本發(fā)明實(shí)施例使用了umc65nm工藝下能達(dá)到的最小晶體管尺寸，誤碼率的測(cè)試結(jié)果如圖7所示，每一條誤碼率曲線代表了一個(gè)電路的工作電壓。最差工作條件下可靠性為94.14％，而正常工作條件下,電路誤碼率低于2.0％，代表著本puf電路的工作的高可靠性。本發(fā)明實(shí)施例采用的是一個(gè)m×n＝16×16的nmos電流鏡陣列，輸出id序列的位數(shù)為256位，其唯一性是通過對(duì)一組任意兩個(gè)模擬puf芯片實(shí)體的輸出id的漢明距離進(jìn)行歸一化處理得到，結(jié)果如圖8所示，μ＝0.4954、σ＝0.0075(其中，均值μ的理想取值為0.5，標(biāo)準(zhǔn)差σ的理想取值為0)的結(jié)果代表了本發(fā)明實(shí)施例的puf電路輸出的良好唯一性。圖9為本發(fā)明實(shí)施例的功耗分析結(jié)果，使用電路平均工作電流表征電路的功耗，通過仿真得到電路的平均功耗低至0.128μw。下表為本發(fā)明實(shí)施例puf電路與參考文獻(xiàn)中的其它一些puf實(shí)現(xiàn)電路的性能對(duì)比，本發(fā)明實(shí)施例puf電路的性能在唯一性、可靠性方面與文獻(xiàn)的puf電路相差不遠(yuǎn)，但是在電路的功耗、單位能耗方面對(duì)比于其它一些電路有了一個(gè)較大的提高，并且整個(gè)電路芯片的面積也有了大幅度的減少。由于本發(fā)明實(shí)施例是基于umc65nm工藝進(jìn)行全部的設(shè)計(jì)仿真工作，故在電路版圖中可以看到電路的另一個(gè)優(yōu)點(diǎn)是電路的總體面積很小。沒有添加用于nmos陣列尋址的移位寄存器的電路時(shí)，電路的總體面積為1400μm2，即使加入了移位寄存器電路之后，電路的總體面積也只有2500μm2。本發(fā)明實(shí)施例與現(xiàn)有技術(shù)電路性能的對(duì)比表：參考文獻(xiàn)[1]張紫楠，郭淵博，“物理不可克隆函數(shù)綜述”，計(jì)算機(jī)應(yīng)用，32(11)，3115-3120，2012.[2]pappur.s,“physicalone-wayfunctions”,massachusettsinstituteoftechnology,2001.[3]s.stanzione,d.puntin,andg.iannaccone,“cmossiliconphysicalunclonablefunctionsbasedonintrinsicprocessvariability”,ieeejournalofsolid-statecircuits(issc),vol.46,no.6,pp.1456-1463,2011.[4]s.lin,x.zhao,b.li,x.pan,“anultra-lowpowercommon-source-amplifier-basedphysicalunclonablefunction”,ieeeconferenceonelectrondevicesandsolid-statecircuits(edssc),pp.269-272,singapore,2015.[5]l.lin,s.srivathsa,d.k.krishnappa,p.shabadiandw.burlesonlang,“designandvalidationofarbiter-basedpufsforsub-45-nmlow-powersecurityapplications”,ieeetransactionsoninformationforensicsandsecurity,vol.7,no.4,pp.1394-1403,2012.[6]s.s.kumar,j.guajardo,r.maes,g.j.schrijenandp.tuyls,“thebutterflypufprotectingiponeveryfpga”,ieeeinternationalworkshoponhardware-orientedsecurityandtrust(host),pp.67-70,2008.[7]k.lofstrom,w.r.daasch,andd.taylor,“icidentificationcircuitusingdevicemismatch,”ieeeinternationalsolid-statecircuitsconference.(isscc),pp.372-373,2000.[8]m.kalyanaramanandm.orshansky,“novelstrongpufbasedonnonlinearityofmosfetsubthresholdoperation,”ieeesym.onhardware-orientedsecurityandtrust(host),pp.13-18,2013.[9]s.k.mathew,s.k.satpathy,m.a.anders,h.kaul,s.k.hsu,a.agarwal,etal,“a0.19pj/bpvt-variation-toleranthybridphysicallyunclonablefunctioncircuitfor100％stablesecurekeygenerationin22nmcmos”ieeeinternationalsolid-statecircuitsconf.(isscc),pp.278-279,2014.[10]y.cao,l.zhang,c.h.chang,s.s.chen,“alow-powerhybridropufwithimprovedthermalstabilityforlightweightapplications”ieeetransactionsoncomputer-aideddesignofintegratedcircuitsandsystems(tcad),pp.1143-1147,2015.[11]c.bai,x.c.zou,k.dai,”anovelthyristor-basedsiliconphysicalunclonablefunction”ieeetransactionsonverylargescaleintegration(vlsi)systems,pp.290-300,2015。當(dāng)前第1頁12當(dāng)前第1頁12