本實用新型屬于多復數(shù)運算的設備或裝置技術(shù)領域，具體涉及到一種基于MCU的多復數(shù)乘減運算控制裝置。

背景技術(shù)：

復數(shù)是人們常用的，它在各個領域都得到發(fā)展，尤其是在電學、流體力學、振動理論、機翼理論中得到廣泛的實際應用。人們以復數(shù)為變數(shù)，發(fā)展了“復變函數(shù)”的理論，由此可見研究復數(shù)具有重要意義。現(xiàn)有的多復數(shù)乘減實驗平臺也很多，主要存在以下幾種：1.基于處理器的復數(shù)乘減運算平臺；2.基于ARM的復數(shù)乘減運算平臺等。但這些設備存在以下不足：電路復雜，每一種平臺的功能多，需要元器件較多；設計成本較高，浪費設計材料，整合電路成本少于獨立電路成本和；設計集成度不夠，一個控制終端可以有多種實現(xiàn)電路，未整合；電路設計不完善，未能設置一些故障電路，考察學生分析能力。

技術(shù)實現(xiàn)要素：

本實用新型所要解決的技術(shù)問題在于克服上述多復數(shù)乘減運算平臺的不足,提供一種電路簡單、集成度高、具有多種對外接口，便于與外圍設備聯(lián)網(wǎng)的一種基于MCU的多復數(shù)乘減運算控制裝置。

解決上述技術(shù)問題采用的技術(shù)方案是：

由于本實用新型采用低成本的控制器電路，為CPLD電路提供多復數(shù)輸入；采用CPLD電路來進行多復數(shù)的乘減運算，該電路的輸入端接控制器電路的輸出端；采用時鐘電路，為復數(shù)乘減運算提供時鐘信號，該電路的輸出端接CPLD電路的輸入端。該裝置具有電路簡單、集成度高、具有多種對外接口，便于與外圍設備聯(lián)網(wǎng)。

附圖說明

圖1是本實用新型電氣原理方框圖。

圖2是本實用新型電子線路連接圖。

具體實施方式

下面結(jié)合附圖和實施例對本實用新型做進一步詳細說明，但本實用新型不限于這些實施例。

實施例1

在圖1中，本實用一種基于MCU的多復數(shù)乘減運算控制裝置由控制器電路、CPLD電路、時鐘電路、通信電路構(gòu)成?？刂破麟娐穼﹄娐愤M行控制；時鐘電路，該電路的輸出端接CPLD電路的輸入端；CPLD電路，該電路的輸入端接控制器電路的輸出端；通信電路，該電路的輸入端接CPLD電路的輸出端。

在圖2中，本實施例的控制器電路由集成電路U2、電容C1，電容C2，晶振Y2，電阻R1、電容C3連接構(gòu)成，其中，集成電路U2的型號為C8051F001；集成電路U2的引腳14接晶振Y1的一端，及電容C1的一端；集成電路U2的引腳15接晶振Y1的另一端，及電容C2的一端；電容C1，C2的另一端接地；集成電路U2的引腳43，13，32,23接3V；集成電路U2的引腳12,44,33,27,19,22接地。

CPLD電路由連接器J1，集成電路U1連接構(gòu)成，其中，集成電路U1的型號為EPF10K10TI144-4，集成電路U1的引腳76,77，16,57,58,84,103,127,15,40,50,66,85,104,129,139接地；集成電路U1的引腳5,24,45,61,71,94,115,134接3V；集成電路U1的引腳6,25,52,53,75,93,123接5V；集成電路U2的引腳31接集成電路U1的引腳13；集成電路U2的引腳34接集成電路U1的引腳17；集成電路U2的引腳35接集成電路U1的引腳18；集成電路U2的引腳36接集成電路U1的引腳19；集成電路U2的引腳37接集成電路U1的引腳20；集成電路U2的引腳38接集成電路U1的引腳21；集成電路U2的引腳39接集成電路U1的引腳22；集成電路U2的引腳40接集成電路U1的引腳23；集成電路U2的引腳30接集成電路U1的引腳27；集成電路U2的引腳29接集成電路U1的引腳28。

時鐘電路由有源晶振Y1構(gòu)成，其中，Y1的引腳3接地，Y1的引腳1接3V；Y1的引腳4接集成電路U1的引腳125。通信電路由電容C5，C7，C4，C6，連接器J2，集成電路U3連接構(gòu)成，其中，集成電路U3的型號為SP3223,集成電路U3的引腳2接電容C5的一端，集成電路U3的引腳4接電容C5的另一端；集成電路U3的引腳5接電容C7的一端，集成電路U3的引腳6接電容C7的另一端；集成電路U3的引腳3接電容C4的一端，集成電路U3的引腳7接電容C6的一端，電容C4，C6的另一端接地；集成電路U3的引腳19，20接3V；集成電路U3的引腳1,14,18接地；集成電路U3的引腳17接連接器J2的引腳2；集成電路U3的引腳16接連接器J2的引腳3；連接器J2的引腳1接地；集成電路U3的引腳13接集成電路U1的引腳69；集成電路U3的引腳15接集成電路U1的引腳68。

本實用新型的工作原理如下：

系統(tǒng)上電，時鐘電路Y1產(chǎn)生50MHZ的時鐘信號，其中，Y1的型號為JMY50M,時鐘信號從Y1的引腳4輸出，輸入到集成電路U1的引腳125；集成電路U1時刻檢測其引腳27電平的變化，當引腳27的電平由低變?yōu)楦?，集成電路U1檢測引腳28的信號是否發(fā)生上升沿跳變，當產(chǎn)生跳變后，集成電路U1讀取集成電路U2發(fā)送來的第一個8位參與運算的復數(shù)數(shù)據(jù)，8位數(shù)據(jù)信號從集成電路U2的引腳31,34,35,36,37,38,39,40輸出，輸入到集成電路U1的引腳13,17,18,19,20,21,22,23；此后，集成電路U2繼續(xù)檢測引腳28的信號第二個上升沿跳變，讀取集成電路U2發(fā)送來的第二個8位數(shù)據(jù)信號；與此同理，集成電路U1共檢測到引腳28的信號，產(chǎn)生了16個信號上升沿跳變，故集成電路U1接收到16個8位數(shù)據(jù)信號，完成多復數(shù)運算的數(shù)據(jù)輸入；此后，引腳27的電平由高變?yōu)榈?，表示復?shù)數(shù)據(jù)輸入結(jié)束。

與此同時，集成電路U1接收到集成電路U2發(fā)送來的數(shù)據(jù)，其中，控制信號輸入到集成電路U1的引腳27,28；數(shù)據(jù)信號輸入到U1的引腳13,17,18,19,20,21,22,23；此后，由集成電路U1內(nèi)部的并行數(shù)據(jù)寬度轉(zhuǎn)換邏輯，在集成電路U1引腳28的信號上升沿的驅(qū)動下，將接收的從集成電路U2發(fā)送來的16個8位數(shù)據(jù)信號，轉(zhuǎn)變成4個32位的數(shù)據(jù)信號a32，b32，c32，d32；此后，由集成電路U1內(nèi)部的復數(shù)乘減控制邏輯，在集成電路U2引腳K2的信號上升沿的驅(qū)動下，完成a32與b32相乘，c32與d32相乘；再次，由集成電路U2內(nèi)部的復數(shù)減法控制邏輯，在集成電路U2引腳K2的信號上升沿的驅(qū)動下，完成上述乘法結(jié)果相減操作。

最后，集成電路U2進行復數(shù)乘減運算結(jié)果的傳輸，由集成電路U2啟動串口協(xié)議的控制邏輯，復數(shù)計算的結(jié)果數(shù)據(jù)從集成電路U2的引腳69輸出，輸入到集成電路U3的引腳13，經(jīng)過集成電路U3的電平變換處理，從集成電路U3的引腳17輸出，輸入到連接器J2的引腳2，從連接器J2輸出復數(shù)乘減運算結(jié)果。