1.一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，其特征在于，包括相互連接的電源時(shí)序消抖控制電路以及開關(guān)量輸出電路；所述電源時(shí)序消抖電路包括供電電路以及時(shí)序控制電路，所述供電電路提供電源輸入信號(hào)以及時(shí)序控制電路的控制信號(hào)，時(shí)序控制電路處理電源輸入信號(hào)，將優(yōu)化的電源信號(hào)輸出至開關(guān)量輸出電路。
2.根據(jù)權(quán)利要求1所述一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，其特征在于，所述供電電路包括信號(hào)輸出端a、第一電阻[R1]、第二電阻[R2]、第三電阻[R3]、第四電阻[R4]、第五電阻[R5]、第六電阻[R6]、第七電阻[R7]、第一三極管[D1]、第二三極管[D2]、第三三極管[D3]；
電源信號(hào)輸入端+1.8V-A與第一電阻[R1]的一端連接，第一電阻[R1]的另一端分別與第四電阻[R4]的一端以及第三三極管[D3]的基級(jí)連接，第四電阻[R4]的另一端分別與第五電阻[R5]的一端、第六電阻[R6]的一端以及第三三極管[D3]的發(fā)射極相連，所述第三三極管[D3]的發(fā)射極同時(shí)接地；電源信號(hào)輸入端+5V-CPCI與第二電阻[R2]的一端連接，第二電阻[R2]的另一端分別與第五電阻[R5]的另一端以及第二三極管[D2]的基級(jí)連接；電源信號(hào)輸入端+3.3V-CPCI與第三電阻[R3]的一端連接，第三電阻[R3]的另一端分別與第六電阻[R6]的另一端以及第一三極管[D1]的基極連接；電源信號(hào)輸入端+5V-CPCI與第七電阻[R7]的一端連接，第七電阻[R7]的另一端分別與第一三極管[D1]的集電極連接以及信號(hào)輸出端a連接，第一三極管[D1]的發(fā)射極與第二三極管[D2]的集電極連接，第二三極管[D2]的發(fā)射極與第三三極管[D3]的集電極連接。
3.根據(jù)權(quán)利要求1所述一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，其特征在于，所述時(shí)序控制電路包括信號(hào)輸入端b、第一MOS管[Q1]、第二MOS管[Q2]、第三MOS管[Q3]、第一電容[C1]、第二電容[C2]、第三電容[C3]、第四電容[C4]、第五電容[C5]、第六電容[C6]、第七電容[C7]、第八電容[C8]以及第九電容[C9]；
信號(hào)輸入端b分別與第一MOS管[Q1]的柵極、第二MOS管[Q2]的柵極以及第三MOS管[Q3]的柵極連接；
電源信號(hào)輸入端+5V-CPCI與第一MOS管[Q1]的源極連接，所述第一電容[C1]、第二電容[C2]以及第三電容[C3]并聯(lián)并設(shè)置在第一MOS管[Q1]的漏極上，第三電容[C3]的正電極和信號(hào)+5VRUN連接，負(fù)電極接地；
電源信號(hào)輸入端+3.3V-CPCI與第二MOS管[Q2]的源極連接，所述第四電容[C4]、第五電容[C5]以及第六電容[C6]并聯(lián)并設(shè)置在第二MOS管[Q2]的漏極上，第六電容[C6]的正電極和信號(hào)+3.3VRUN連接，負(fù)電極接地；
電源信號(hào)輸入端+1.8V-A與第三MOS管[Q3]的源極連接，所述第七電容[C7]、第八電容[C8]以及第九電容[C9]并聯(lián)并設(shè)置在第三MOS管[Q3]的漏極上，第九電容[C9]的正電極和信號(hào)+1.8VRUN連接，負(fù)電極接地。
4.根據(jù)權(quán)利要求1所述一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，其特征在于，所述開關(guān)量輸出電路包括依次連接的FPGA電路、總線驅(qū)動(dòng)電路以及固體繼電器電路；FPGA電路提供繼電器的控制信號(hào)，總線驅(qū)動(dòng)電路增強(qiáng)控制信號(hào)的電平驅(qū)動(dòng)能力，將FPGA的3.3V電平信號(hào)轉(zhuǎn)換為5V電平信號(hào)，固體繼電器電路提供開關(guān)量輸出信號(hào)，為后端的負(fù)載提供控制輸出。
5.根據(jù)權(quán)利要求4所述一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，其特征在于，所述FPGA電路包括FPGA芯片[U1]、配置芯片[U4]以及時(shí)鐘芯片[U5]，所述總線驅(qū)動(dòng)電路包括總線轉(zhuǎn)換芯片[U2]以及第八電阻[R8]，所述固體繼電器電路包括固體繼電器芯片[U3]、第九電阻[R9]、二極管[V1]以及熔斷器[F1]；
電源信號(hào)輸入端+3.3VRUN通過第八電阻[R8]分別與FPGA芯片[U1]的GPIOn引腳以及總線轉(zhuǎn)換芯片[U2]的引腳IN1連接，電源信號(hào)輸入端+1.8VRUN與總線轉(zhuǎn)換芯片[U2]的引腳EN連接，總線轉(zhuǎn)換芯片[U2]的引腳OUT1與固體繼電器芯片[U3]的引腳3[V-]連接，固體繼電器芯片[U3]的引腳1[V0+]和引腳4[V0-]懸空，固體繼電器芯片[U3]的引腳2[V-]通過第九電阻[R9]與電源輸入信號(hào)+5VRUN連接；
所述固體繼電器芯片[U3]的引腳5[K1+]與引腳8[K2+]連接，引腳7[K2-]分別與引腳6[K1-]、二極管[V1]的正極以及數(shù)字開關(guān)量輸出信號(hào)正端OUTn+連接，所述二極管[V1]的負(fù)極和引腳8[K2+]連接，并通過熔斷器[F1]和數(shù)字開關(guān)量輸出信號(hào)負(fù)端OUTn-連接。