本發(fā)明屬于數(shù)字電路控制領(lǐng)域，特別是一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路。

背景技術(shù)：

開關(guān)量輸出是將傳感器感應(yīng)的模擬信號(hào)或數(shù)字控制信號(hào)轉(zhuǎn)換為開關(guān)量信號(hào)，并提供作為負(fù)載電路的開關(guān)使用。通常情況下，開關(guān)量利用電磁或固體繼電器實(shí)現(xiàn)。開關(guān)量存在斷開和閉合兩種狀態(tài)，開關(guān)量輸出信號(hào)的使用方式保證開關(guān)處于一種恒定狀態(tài)，即保持?jǐn)嚅_或閉合狀態(tài)，是輸出負(fù)載電路穩(wěn)定。

由于控制電路設(shè)計(jì)問題，傳統(tǒng)的數(shù)控開關(guān)量輸出信號(hào)在閉合時(shí)，可能會(huì)產(chǎn)生短暫的開關(guān)抖動(dòng)現(xiàn)象。即在開關(guān)量信號(hào)為穩(wěn)定的閉合狀態(tài)前，開關(guān)在極短時(shí)間內(nèi)發(fā)生一次或多次的交叉通斷。大多數(shù)情況下，對(duì)于響應(yīng)時(shí)間要求不高的控制系統(tǒng)或控制精度較低的系統(tǒng)，開關(guān)量抖動(dòng)對(duì)系統(tǒng)的影響較小。但是，對(duì)于高精度控制系統(tǒng)或系統(tǒng)中的精密設(shè)備，其要求的控制精度和響應(yīng)時(shí)間非常高，通常會(huì)精確到“微秒”級(jí)。高精度系統(tǒng)中通常配備故障診斷設(shè)備，如果開關(guān)量存在抖動(dòng)現(xiàn)象，將會(huì)造成故障診斷設(shè)備報(bào)警。若系統(tǒng)中未存在故障診斷設(shè)備，則開關(guān)量的交叉通斷會(huì)造成負(fù)載電路的不穩(wěn)定，極端情況下，可能導(dǎo)致系統(tǒng)的過調(diào)或振蕩。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，其電源時(shí)序控制電路具備設(shè)計(jì)簡單、參數(shù)可調(diào)、控制精度高等優(yōu)點(diǎn)，適用于高精度要求的復(fù)雜控制系統(tǒng)中，開關(guān)量輸出信號(hào)的精確控制，有效實(shí)現(xiàn)開關(guān)量信號(hào)的通斷的平滑處理，同時(shí)，本發(fā)明的電源時(shí)序控制電路能夠廣泛應(yīng)用于其他數(shù)字控制系統(tǒng)領(lǐng)域。

實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為：一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，包括相互連接的電源時(shí)序消抖控制電路以及開關(guān)量輸出電路；所述電源時(shí)序消抖電路包括供電電路以及時(shí)序控制電路，所述供電電路提供電源輸入信號(hào)以及時(shí)序控制電路的控制信號(hào)，時(shí)序控制電路處理電源輸入信號(hào)，將優(yōu)化的電源信號(hào)輸出至開關(guān)量輸出電路。

作為進(jìn)一步改進(jìn)，所述供電電路包括信號(hào)輸出端、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第一三極管、第二三極管、第三三極管；

電源信號(hào)輸入端+1.8V-A與第一電阻的一端連接，第一電阻的另一端分別與第四電阻的一端以及第三三極管的基級(jí)連接，第四電阻的另一端分別與第五電阻的一端、第六電阻的一端以及第三三極管的發(fā)射極相連，所述第三三極管的發(fā)射極同時(shí)接地；電源信號(hào)輸入端+5V-CPCI與第二電阻的一端連接，第二電阻的另一端分別與第五電阻的另一端以及第二三極管的基級(jí)連接；電源信號(hào)輸入端+3.3V-CPCI與第三電阻的一端連接，第三電阻的另一端分別與第六電阻的另一端以及第一三極管的基極連接；電源信號(hào)輸入端+5V-CPCI與第七電阻的一端連接，第七電阻的另一端分別與第一三極管的集電極連接以及信號(hào)輸出端連接，第一三極管的發(fā)射極與第二三極管的集電極連接，第二三極管的發(fā)射極與第三三極管的集電極連接。

作為進(jìn)一步改進(jìn)，所述時(shí)序控制電路包括信號(hào)輸入端、第一MOS管、第二MOS管、第三MOS管、第一電容、第二電容、第三電容、第四電容、第五電容、第六電容、第七電容、第八電容以及第九電容；

信號(hào)輸入端分別與第一MOS管的柵極、第二MOS管的柵極以及第三MOS管的柵極連接；

電源信號(hào)輸入端+5V-CPCI與第一MOS管的源極連接，所述第一電容、第二電容以及第三電容并聯(lián)并設(shè)置在第一MOS管的漏極上，第三電容的正電極和信號(hào)+5VRUN連接，負(fù)電極接地；

電源信號(hào)輸入端+3.3V-CPCI與第二MOS管的源極連接，所述第四電容、第五電容以及第六電容并聯(lián)并設(shè)置在第二MOS管的漏極上，第六電容的正電極和信號(hào)+3.3VRUN連接，負(fù)電極接地；

電源信號(hào)輸入端+1.8V-A與第三MOS管的源極連接，所述第七電容、第八電容以及第九電容并聯(lián)并設(shè)置在第三MOS管的漏極上，第九電容的正電極和信號(hào)+1.8VRUN連接，負(fù)電極接地。

作為進(jìn)一步改進(jìn)，所述開關(guān)量輸出電路包括依次連接的FPGA電路、總線驅(qū)動(dòng)電路以及固體繼電器電路；FPGA電路提供繼電器的控制信號(hào)，總線驅(qū)動(dòng)電路增強(qiáng)控制信號(hào)的電平驅(qū)動(dòng)能力，將FPGA的3.3V電平信號(hào)轉(zhuǎn)換為5V電平信號(hào)，固體繼電器電路提供開關(guān)量輸出信號(hào)，為后端的負(fù)載提供控制輸出。

作為進(jìn)一步改進(jìn)，所述FPGA電路包括FPGA芯片、配置芯片以及時(shí)鐘芯片，所述總線驅(qū)動(dòng)電路包括總線轉(zhuǎn)換芯片以及第八電阻，所述固體繼電器電路包括固體繼電器芯片、第九電阻、二極管以及熔斷器；

電源信號(hào)輸入端+3.3VRUN通過第八電阻分別與FPGA芯片的GPIOn引腳以及總線轉(zhuǎn)換芯片的引腳IN1連接，電源信號(hào)輸入端+1.8VRUN與總線轉(zhuǎn)換芯片的引腳EN連接，總線轉(zhuǎn)換芯片的引腳OUT1與固體繼電器芯片的引腳3連接，固體繼電器芯片的引腳1和引腳4懸空，固體繼電器芯片的引腳2通過第九電阻與電源輸入信號(hào)+5VRUN連接；

所述固體繼電器芯片的引腳5與引腳8連接，引腳7分別與引腳6、二極管的正極以及數(shù)字開關(guān)量輸出信號(hào)正端OUTn+連接，所述二極管的負(fù)極和引腳8連接，并通過熔斷器和數(shù)字開關(guān)量輸出信號(hào)負(fù)端OUTn-連接。

本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)為：1)相比現(xiàn)有的電源時(shí)序控制技術(shù)，本發(fā)明采用簡化設(shè)計(jì)，電源時(shí)序控制參數(shù)配置更加靈活，對(duì)于具體的控制電路設(shè)計(jì)方案具有更強(qiáng)的針對(duì)性，具有廣泛的應(yīng)用前景。2)相比現(xiàn)有的開關(guān)量輸出電路，電源時(shí)序控制電路有效消除開關(guān)量因極小電源時(shí)差導(dǎo)致的開關(guān)狀態(tài)抖動(dòng)，提高開關(guān)量輸出控制的精確程度。3)有效避免FPGA在初始化過程中，其I/O信號(hào)電平變化對(duì)開關(guān)量控制信號(hào)的影響。使得開關(guān)量輸出信號(hào)平滑，提高繼電器的使用壽命和工作可靠性。

下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。

附圖說明

圖1為本發(fā)明的電源時(shí)序控制的開關(guān)量輸出電路原理框圖。

圖2為本發(fā)明的供電電路圖。

圖3為本發(fā)明的時(shí)序控制電路圖。

圖4為本發(fā)明的開關(guān)量輸出應(yīng)用電路圖。

圖5為本發(fā)明的固體繼電器內(nèi)部原理圖。

具體實(shí)施方式

在CPCI總線架構(gòu)的數(shù)字電路中，供電電路由CPCI總線的電源信號(hào)及電源轉(zhuǎn)換模塊提供，同一功能模塊中需要不同電壓幅值的電源信號(hào)，各種電源信號(hào)的供電時(shí)序存在先后的時(shí)序關(guān)系，將導(dǎo)致后端應(yīng)用電路工作異常，降低應(yīng)用電路的穩(wěn)定性和可靠性，嚴(yán)重時(shí)會(huì)導(dǎo)致系統(tǒng)的超調(diào)和振蕩。

本發(fā)明中的應(yīng)用電路是基于大規(guī)模可編程控制器FPGA控制的開關(guān)量輸出電路，應(yīng)用電路由FPGA電路、總線驅(qū)動(dòng)電路、固體繼電器電路構(gòu)成。應(yīng)用電路對(duì)電源時(shí)序的要求較高，若供電電源信號(hào)存在時(shí)序差異關(guān)系，將導(dǎo)致FPGA控制信號(hào)無法與固體繼電器的開關(guān)動(dòng)作同步匹配，造成固體繼電器會(huì)產(chǎn)生頻繁的開關(guān)動(dòng)作，即在應(yīng)用電路初始化的過程中開關(guān)量輸出產(chǎn)生抖動(dòng)現(xiàn)象。該電路使得電源的發(fā)生時(shí)序受到嚴(yán)格控制，進(jìn)而確保開關(guān)量控制信號(hào)狀態(tài)的一致性，該模式適用于高精度控制系統(tǒng)領(lǐng)域。

結(jié)合圖1到圖4，本發(fā)明一種基于電源時(shí)序消抖控制的開關(guān)量輸出電路，包括相互連接的電源時(shí)序消抖控制電路以及開關(guān)量輸出電路；電源時(shí)序消抖電路包括供電電路以及時(shí)序控制電路，供電電路提供電源輸入信號(hào)以及時(shí)序控制電路的控制信號(hào)，時(shí)序控制電路處理電源輸入信號(hào)，將優(yōu)化的電源信號(hào)輸出至開關(guān)量輸出電路。

供電電路包括信號(hào)輸出端a、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第一三極管D1、第二三極管D2、第三三極管D3；

電源信號(hào)輸入端+1.8V-A與第一電阻R1的一端連接，第一電阻R1的另一端分別與第四電阻R4的一端以及第三三極管D3的基級(jí)連接，第四電阻R4的另一端分別與第五電阻R5的一端、第六電阻R6的一端以及第三三極管D3的發(fā)射極相連，所述第三三極管D3的發(fā)射極同時(shí)接地；電源信號(hào)輸入端+5V-CPCI與第二電阻R2的一端連接，第二電阻R2的另一端分別與第五電阻R5的另一端以及第二三極管D2的基級(jí)連接；電源信號(hào)輸入端+3.3V-CPCI與第三電阻R3的一端連接，第三電阻R3的另一端分別與第六電阻R6的另一端以及第一三極管D1的基極連接；電源信號(hào)輸入端+5V-CPCI與第七電阻R7的一端連接，第七電阻R7的另一端分別與第一三極管D1的集電極連接以及信號(hào)輸出端a連接，第一三極管D1的發(fā)射極與第二三極管D2的集電極連接，第二三極管D2的發(fā)射極與第三三極管D3的集電極連接。

時(shí)序控制電路包括信號(hào)輸入端b、第一MOS管Q1、第二MOS管Q2、第三MOS管Q3、第一電容C1、第二電容C2、第三電容C3、第四電容C4、第五電容C5、第六電容C6、第七電容C7、第八電容C8以及第九電容C9；

信號(hào)輸入端b分別與第一MOS管Q1的柵極、第二MOS管Q2的柵極以及第三MOS管Q3的柵極連接；

電源信號(hào)輸入端+5V-CPCI與第一MOS管Q1的源極連接，所述第一電容C1、第二電容C2以及第三電容C3并聯(lián)并設(shè)置在第一MOS管Q1的漏極上，第三電容C3的正電極和信號(hào)+5VRUN連接，負(fù)電極接地；

電源信號(hào)輸入端+3.3V-CPCI與第二MOS管Q2的源極連接，第四電容C4、第五電容C5以及第六電容C6并聯(lián)并設(shè)置在第二MOS管Q2的漏極上，第六電容C6的正電極和信號(hào)+3.3VRUN連接，負(fù)電極接地；

電源信號(hào)輸入端+1.8V-A與第三MOS管Q3的源極連接，第七電容C7、第八電容C8以及第九電容C9并聯(lián)并設(shè)置在第三MOS管Q3的漏極上，第九電容C9的正電極和信號(hào)+1.8VRUN連接，負(fù)電極接地。

開關(guān)量輸出電路包括依次連接的FPGA電路、總線驅(qū)動(dòng)電路以及固體繼電器電路；FPGA電路提供繼電器的控制信號(hào)，總線驅(qū)動(dòng)電路增強(qiáng)控制信號(hào)的電平驅(qū)動(dòng)能力，將FPGA的3.3V電平信號(hào)轉(zhuǎn)換為5V電平信號(hào)，固體繼電器電路提供開關(guān)量輸出信號(hào)，為后端的負(fù)載提供控制輸出。

FPGA電路包括FPGA芯片U1、配置芯片U4以及時(shí)鐘芯片U5，所述總線驅(qū)動(dòng)電路包括總線轉(zhuǎn)換芯片U2以及第八電阻R8，所述固體繼電器電路包括固體繼電器芯片U3、第九電阻R9、二極管V1以及熔斷器F1；

電源信號(hào)輸入端+3.3VRUN通過第八電阻R8分別與FPGA芯片U1的GPIOn引腳以及總線轉(zhuǎn)換芯片U2的引腳IN1連接，電源信號(hào)輸入端+1.8VRUN與總線轉(zhuǎn)換芯片U2的引腳EN連接，總線轉(zhuǎn)換芯片U2的引腳OUT1與固體繼電器芯片U3的引腳3[V-]連接，固體繼電器芯片U3的引腳1[V0+]和引腳4[V0-]懸空，固體繼電器芯片U3的引腳2[V-]通過第九電阻R9與電源輸入信號(hào)+5VRUN連接；

固體繼電器芯片U3的引腳5[K1+]與引腳8[K2+]連接，引腳7[K2-]分別與引腳6[K1-]、二極管V1的正極以及數(shù)字開關(guān)量輸出信號(hào)正端OUTn+連接，二極管V1的負(fù)極和引腳8[K2+]連接，并通過熔斷器F1和數(shù)字開關(guān)量輸出信號(hào)負(fù)端OUTn-連接。

下面結(jié)合實(shí)施例對(duì)本發(fā)明做進(jìn)一步詳細(xì)的描述：

實(shí)施例

結(jié)合圖2，所述供電電路包括電路中所使用的三種電源信號(hào)，包括5V-CPCI電源信號(hào)、3.3V-CPCI電源信號(hào)、1.8V-A電源信號(hào)，該電路與時(shí)序控制電路及開關(guān)量輸出應(yīng)用電路連接。所述電路中第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6將輸入的三種電源信號(hào)進(jìn)行適當(dāng)?shù)姆謮?，滿足三極管的發(fā)射結(jié)正向?qū)āＫ鲭娐分械谝蝗龢O管D1、第二三極管D2、第三三極管D3進(jìn)行串行連接，三種電源信號(hào)作為控制信號(hào)，輸入到D1、D2、D3的基極與發(fā)射極間。所述供電電路中a信號(hào)點(diǎn)為時(shí)序控制電路提供控制信號(hào)。為加載電源信號(hào)時(shí)，a信號(hào)點(diǎn)為高阻態(tài)。當(dāng)+5V-CPCI電源信號(hào)產(chǎn)生后，對(duì)應(yīng)的第一三極管D1開啟，該三極管的集電極與發(fā)射極形成導(dǎo)電通道。此時(shí)，所述電路中a信號(hào)點(diǎn)被上拉至5V。若三種電源信號(hào)均產(chǎn)生后，對(duì)應(yīng)的三極管D1、D2、D3的集電極與發(fā)射極均形成導(dǎo)電通道，使得a信號(hào)點(diǎn)被下拉至GND。該設(shè)計(jì)方式保證三種電源信號(hào)均產(chǎn)生后，輸出的控制信號(hào)a的狀態(tài)由高電平變?yōu)榈碗娖?。若三種電源信號(hào)中存在一種電源滯后，則a信號(hào)點(diǎn)仍保持為高電平。

結(jié)合圖3，所述時(shí)序控制電路，包括供電電路輸出的控制信號(hào)與MOS管構(gòu)成的時(shí)序控制電路，包括第一MOS管Q1、第二MOS管Q2、第三MOS管Q3。所述供電電路通過三極管將三種電源合并為單一控制信號(hào)，控制MOS管溝道的開啟和關(guān)閉，以三種電源中時(shí)序較后的一種電源信號(hào)作為時(shí)鐘基準(zhǔn)，保證MOS管在同一時(shí)間開啟，為開關(guān)量輸出應(yīng)用電路提供統(tǒng)一的電源供電信號(hào)。所述第一MOS管Q1、第二MOS管Q2、第三MOS管Q3均選用P溝道MOS管。三種MOS管的工作原理一致。以第一MOS管Q1為例，a信號(hào)點(diǎn)與b信號(hào)點(diǎn)連接。當(dāng)控制信號(hào)b為高電平(5V)，P溝道第一MOS管Q1的柵極電壓與源極電壓均為5V，則該MOS管無法導(dǎo)通，此時(shí)第二MOS管Q2和第三MOS管Q3也無法導(dǎo)通。若三種電源信號(hào)均產(chǎn)生后，控制信號(hào)b為低電平(GND)，第一MOS管Q1的UGS為-5V，滿足該MOS管的開啟電壓UT，進(jìn)而使得MOS管的漏極D與源極S形成導(dǎo)電溝道，漏極與源極間形成通路。此時(shí)，+5V-CPCI信號(hào)通過MOS管轉(zhuǎn)換為+5VRUN信號(hào)，此時(shí)第二MOS管Q2和第三MOS管Q3均能正常導(dǎo)通。所述第一MOS管Q1、第二MOS管Q2、第三MOS管Q3的導(dǎo)通時(shí)間基本一致。因此，電源信號(hào)+5VRUN、+3.3VRUN、+1.8VRUN的同時(shí)產(chǎn)生三種電源信號(hào)時(shí)序的統(tǒng)一。所述時(shí)序控制電路中第一電容C1、第二電容C2、第三電容C3、第四電容C4、第五電容C5、第六電容C6、第七電容C7、第八電容C8、第九電容C9選用不同的電容值，對(duì)三種電源輸入信號(hào)進(jìn)行濾波和去耦，有效降低電源信號(hào)的紋波和噪聲。

結(jié)合圖4、圖5，所述開關(guān)量輸出應(yīng)用電路包括FPGA電路、總線轉(zhuǎn)換電路、固體繼電器電路。其中FPGA電路輸出繼電器的控制信號(hào)，總線轉(zhuǎn)換電路將FPGA輸出的控制信號(hào)轉(zhuǎn)換為適用于繼電器控制的電平特性，固體繼電器電路實(shí)現(xiàn)開關(guān)量輸出信號(hào)的通斷，為本發(fā)明中的典型應(yīng)用電路。所述電路中FPGA電路包括FPGA芯片U1、配置芯片U4、時(shí)鐘芯片U5。FPGA芯片U1選用可編程邏輯器件EP2C35F672I8N，其I/O管腳GPIOn輸出繼電器的控制信號(hào)。配置芯片U4選用EPCS16N，配置FPGA的EEPROM信息，時(shí)鐘芯片U5選用NB3L553時(shí)鐘分配器，為FPGA提供33MHZ的工作時(shí)鐘?？偩€轉(zhuǎn)換芯片U2，將FPGA輸出的IN1(3.3V電平)控制信號(hào)轉(zhuǎn)換為OUT1(5V電平)，確保開關(guān)量輸出電路正常工作?？偩€轉(zhuǎn)換芯片依靠+1.8VRUN的EN信號(hào)進(jìn)行工作使能。固體繼電器電路U3選用JGW-3M光MOS固體繼電器，芯片2腳通過第九電阻R9上拉至+5VRUN與芯片3腳構(gòu)成繼電器的控制信號(hào)。若繼電器的3腳的控制信號(hào)JKSn為高電平(5V)，開關(guān)量輸出為斷開狀態(tài)。結(jié)合圖5，若繼電器的3腳的控制信號(hào)JKSn為低電平，控制端的輸入電壓為5V，輸入接通電流大于5mA，繼電器控制端的發(fā)光二級(jí)管V2導(dǎo)通，使得受控的兩個(gè)反向連接N溝道MOS管導(dǎo)通。即當(dāng)發(fā)光二極管導(dǎo)通，N溝道型MOS管的U_GS大于MOS管開啟電壓U_T，進(jìn)而使得MOS管的漏極D與源極S形成導(dǎo)電溝道，漏極與源極間形成通路。開關(guān)量輸出為通路狀態(tài)。FPGA電路的輸出信號(hào)GPIOn通過第八電阻R8上拉至+3.3VRUN，通過總線轉(zhuǎn)換芯片，保證繼電器的3腳JKSn電平默認(rèn)狀態(tài)為5V，繼電器為斷路狀態(tài)。僅當(dāng)FPGA發(fā)出低電平控制信號(hào)，繼電器轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，即開關(guān)量輸出信號(hào)為導(dǎo)通狀態(tài)。

若不使用時(shí)序控制電路，所述的開關(guān)量輸出應(yīng)用電路中三種電源信號(hào)的在時(shí)序上不一致。假設(shè)3.3V電源信號(hào)滯后于5V電源信號(hào)和1.8V電源信號(hào)，當(dāng)FPGA初始化時(shí)，F(xiàn)PGA芯片的GPIOn默認(rèn)配置為低電平，由于上拉的3.3V電平未準(zhǔn)備就緒，通過電平轉(zhuǎn)換芯片后，輸入到繼電器的控制信號(hào)3腳JKSn為低電平，此時(shí)開關(guān)量輸出信號(hào)為導(dǎo)通狀態(tài)。而當(dāng)3.3V電源信號(hào)產(chǎn)生后，開關(guān)量輸出恢復(fù)斷開狀態(tài)。由于電源時(shí)序未統(tǒng)一，該應(yīng)用電路的初始化階段將導(dǎo)致開關(guān)量輸出信號(hào)產(chǎn)生抖動(dòng)現(xiàn)象。假設(shè)1.8V電源信號(hào)滯后于5V電源信號(hào)和3.3V電源信號(hào)。則所述開關(guān)量輸出應(yīng)用電路中總線轉(zhuǎn)換電路的使能信號(hào)EN未準(zhǔn)備就緒，導(dǎo)致總線轉(zhuǎn)換電路的默認(rèn)輸出OUT1為低電平，同樣使得開關(guān)量輸出信號(hào)產(chǎn)生短暫的導(dǎo)通狀態(tài)，即發(fā)生開關(guān)量抖動(dòng)現(xiàn)象。開關(guān)量抖動(dòng)會(huì)導(dǎo)致系統(tǒng)檢測(cè)故障報(bào)警，嚴(yán)重情況下會(huì)引起控制系統(tǒng)回路的振蕩。

增加時(shí)序控制電路，所述的開關(guān)量輸出應(yīng)用電路中三種電源信號(hào)的在時(shí)序上基本保持一致。在應(yīng)用電路初始化階段，確保繼電器的控制端電壓為0V，開關(guān)量輸入信號(hào)穩(wěn)定為斷開狀態(tài)。僅當(dāng)FPGA產(chǎn)生控制信號(hào)，固體繼電器進(jìn)行相應(yīng)的動(dòng)作。

相比現(xiàn)有的電源時(shí)序控制技術(shù)，本發(fā)明采用簡化設(shè)計(jì)，電源時(shí)序控制參數(shù)配置更加靈活，對(duì)于具體的控制電路設(shè)計(jì)方案具有更強(qiáng)的針對(duì)性，具有廣泛的應(yīng)用前景。