本申請是2014年8月7日提交的標題為“METHODS AND APPARATUS FOR LOW INPUT VOLTAGE BANDGAP REFERENCE ARCHITECTURE AND CIRCUITS”的美國非臨時專利申請序列no.14/454,342的繼續(xù)申請以及要求該美國非臨時專利申請序列no.14/454,342的利益和優(yōu)先權，該美國非臨時專利申請序列no.14/454,342的整個內(nèi)容通過引用整體地并入本文。

背景技術：

本文描述的一些實施例通常涉及用于使用低于雙極結(jié)型晶體管(BJT)的基極-發(fā)射極電壓(V_BE)的輸入(供應)電壓生成溫度不敏感的帶隙電壓基準的方法和裝置。

通過電池和/或從內(nèi)部局部環(huán)境獲取的電力工作的便攜式電子/電氣系統(tǒng)典型地對于給定量的可用能量消耗少量能量以延長系統(tǒng)壽命。由于更小的大小(更小電池體積，以及由此更少的可用能量)、更長的使用壽命(能量必須持續(xù)更久)和/或更多的功能(利用相同量的能量實現(xiàn)增大數(shù)量的應用程序)的要求組合，使得便攜式系統(tǒng)的能量預算影響的應用組擴大。許多感測應用使用集成電路(IC)或者芯片上系統(tǒng)(SoC)執(zhí)行由各種應用使用的感測、計算和通信功能。

在很多情況下，傳感器測量之間的時間可以相對較長使得IC或者SoC在待機模式下花費其使用壽命的很大一部分。已知技術減少待機模式期間由IC或者SoC消耗的電力，例如，通過對未使用的電路塊進行電源選通。電路塊的子集在器件工作的所有時間保持加電，包括，例如，DC-DC調(diào)節(jié)器保持加電以供應穩(wěn)定的工作電壓VDD，其進而包括用以設定VDD的正確值的電壓基準。典型地，最常使用的電壓基準是使用硅帶隙電壓生成與溫度無關的電壓基準的帶隙基準。

理想電壓基準電壓基準與電力供應或者溫度的變化無關。電壓基準通常包括在許多電路中，諸如模擬-數(shù)字轉(zhuǎn)換器、DC-DC轉(zhuǎn)換器、能量收獲電路、定時發(fā)生電路或者其它電壓調(diào)節(jié)器。帶隙基準的已知實現(xiàn)典型地包括使用雙極結(jié)型晶體管(BJT)和大電阻器以提供生成帶隙電壓基準。然而，已知常規(guī)帶隙基準電路限于使用高于BJT的基極-發(fā)射極電壓(V_BE)的輸入電壓，因為它們在高于V_BE的電壓下使用電流源、電流鏡、電阻器、或者開關電容器網(wǎng)絡將電流注入到BJT中。

相應地，對于嚴格能量限制的電子/電氣系統(tǒng)，需要具有低輸入電壓的帶隙基準電路以允許與能量收獲和亞閾值數(shù)字邏輯電壓電平的兼容性。另外，需要使帶隙基準電路的電力消耗最小化。

技術實現(xiàn)要素：

在一些實施例中，裝置包括帶隙基準電路，該帶隙基準電路具有第一雙極結(jié)型晶體管(BJT)，可以從具有端子電壓的節(jié)點接收電流以及可以輸出基極發(fā)射極電壓。第一BJT的端子電壓在至少一段時間內(nèi)與第一BJT的基極發(fā)射極電壓基本上相對應或者低于第一BJT的基極發(fā)射極電壓。在這種實施例中，裝置還包括第二雙極結(jié)型晶體管(BJT)，該第二雙極結(jié)型晶體管(BJT)具有大于第一BJT的器件寬度的器件寬度。第二BJT可以從具有端子電壓的節(jié)點接收電流以及輸出基極發(fā)射極電壓，其中第二BJT的端子電壓在至少一段時間內(nèi)與第二BJT的基極發(fā)射極電壓基本上相對應或者低于第二BJT的基極發(fā)射極電壓。在這種實施例中，裝置還包括基準產(chǎn)生電路，操作地耦合至第一BJT和第二BJT，其中基準產(chǎn)生電路可以基于第一BJT的基極發(fā)射極電壓和第二BJT的基極發(fā)射極電壓產(chǎn)生帶隙基準電壓。

附圖說明

圖1是用于向已知便攜式電氣系統(tǒng)中使用的帶隙基準電路饋送輸入電壓的集成系統(tǒng)的框圖。

圖2是表示根據(jù)實施例在不同溫度上生成恒定電壓基準的帶隙基準電路的示意圖。

圖3是根據(jù)實施例使用小于雙極結(jié)型晶體管的基極-發(fā)射極電壓的輸入電壓的帶隙基準電路系統(tǒng)的示意圖示。

圖4是根據(jù)實施例使用開關電容器電荷泵驅(qū)動小于雙極結(jié)型晶體管的基極-發(fā)射極電壓的輸入電壓的帶隙基準電路的示意圖示。

圖5A-C是示出了與圖4所示帶隙基準電路相關聯(lián)的開關電容器電荷泵電路的充電的示意圖示。

圖6是圖5A所示將輸入電流驅(qū)動到基極發(fā)射極電壓箝位中的充電開關電容器電荷泵電路的示意圖示。

圖7A-7B呈現(xiàn)由圖4的帶隙電壓基準電路產(chǎn)生的作為溫度的函數(shù)的V_BE和ΔV_BE的變化的模擬結(jié)果。

圖8A-C是根據(jù)不同實施例用以對ΔV_BE進行縮放的不同縮放電路的示意圖示。

圖9A-C是根據(jù)實施例用以對V_BE進行縮放的縮放電路的不同配置的示意圖示。

圖10A-C是根據(jù)實施例用于產(chǎn)生帶隙基準電壓的基準產(chǎn)生電路的示意圖示。

圖11示出了根據(jù)實施例用于帶通基準電壓電路的時鐘信號產(chǎn)生方案的框圖。

圖12是根據(jù)實施例圖11所示可以用于產(chǎn)生帶隙基準電路的時鐘信號的振蕩器的示意圖示。

圖13A-B是圖4所示帶隙基準電路的開關的實現(xiàn)的示意圖示。

圖14A-C是根據(jù)實施例在實現(xiàn)時鐘加倍技術以在不同相位處產(chǎn)生時鐘信號中涉及的步驟的示意圖示。

圖15A-B呈現(xiàn)向帶隙電壓基準電路發(fā)送升壓時鐘相位信號的時鐘倍加器電路的示例的模擬的結(jié)果。

圖16示出了根據(jù)實施例帶隙基準電路的帶注釋布局。

圖17是帶隙基準電路在啟動時的瞬時行為的示例的圖形顯示。

圖18示出了對于-20℃至100℃的溫度范圍的帶隙基準電路輸出的實施例的模擬變化。

圖19呈現(xiàn)了示出關于工藝和不匹配變化的帶隙基準輸出的變化的示例的蒙特卡洛模擬的結(jié)果。

圖20呈現(xiàn)了示出關于隨輸入電壓(V_in)的變化的帶隙基準電壓的變化的示例的模擬結(jié)果。

具體實施方式

在一些實施例中，裝置包括帶隙基準電路，該帶隙基準電路具有可以從具有端子電壓的節(jié)點接收電流以及可以輸出基極發(fā)射極電壓的第一雙極結(jié)型晶體管(BJT)。第一BJT的端子電壓在至少一段時間內(nèi)與第一BJT的基極發(fā)射極電壓基本上相對應或者低于第一BJT的基極發(fā)射極電壓。在這種實施例中，裝置還包括第二雙極結(jié)型晶體管(BJT)，該第二雙極結(jié)型晶體管(BJT)具有大于第一BJT的器件寬度的器件寬度。第二BJT可以從具有端子電壓的節(jié)點接收電流以及輸出基極發(fā)射極電壓，其中第二BJT的端子電壓在至少一段時間內(nèi)與第二BJT的基極發(fā)射極電壓基本上相對應或者低于第二BJT的基極發(fā)射極電壓。在這種實施例中，裝置還包括基準產(chǎn)生電路，操作地耦合至第一BJT和第二BJT，其中基準產(chǎn)生電路可以基于第一BJT的基極發(fā)射極電壓和第二BJT的基極發(fā)射極電壓產(chǎn)生帶隙基準電壓。

在一些實施例中，裝置包括基極發(fā)射極電壓產(chǎn)生電路，該基極發(fā)射極電壓產(chǎn)生電路具有雙極結(jié)型晶體管(BJT)，配置為在電壓箝位配置中接收來自電荷泵電路的電流以及具有輸入電壓的節(jié)點處的電流以及輸出基極發(fā)射極電壓，其中輸入電壓與基極發(fā)射極電壓基本上相對應或者低于基極發(fā)射極電壓。

在一些實施例中，裝置包括時鐘電路，操作地耦合至帶隙基準電路，其中時鐘電路具有第一電路部分，可以從芯片上時鐘接收具有輸入電壓的時鐘信號。第一電路部分可以產(chǎn)生(1)具有最小電壓和最大電壓的第一時鐘相位信號，以及(2)與第一時鐘相位信號不重疊以及具有最小電壓和最大電壓的第二時鐘相位信號。在這種實施例中，時鐘電路還具有操作地耦合至第一電路部分的第二電路部分，其中第二電路部分包括一組電容器和一組反相器，可以共同地輸出第三時鐘相位信號和第四時鐘相位信號，第三時鐘相位信號和第四時鐘相位信號各自具有大于第一時鐘相位信號的最小電壓和第二時鐘相位信號的最小電壓的最小電壓。第三時鐘相位信號和第四時鐘相位信號還各自具有大于第一時鐘相位信號的最大電壓和第二時鐘相位信號的最大電壓的最大電壓。在這種實施例中，時鐘電路還具有操作地耦合至第二電路部分的第三電路部分，其中第三電路部分包括一組晶體管，可以輸出第五時鐘相位信號和第六時鐘相位信號。第五時鐘相位信號和第六時鐘相位信號還各自具有基本上等于第一時鐘相位信號的最小電壓和第二時鐘相位信號的最小電壓的最小電壓。第五時鐘相位信號和第六時鐘相位信號還各自具有基本上等于第四時鐘相位信號的最大電壓和第五時鐘相位信號的最大電壓的最大電壓。

如本說明書中使用的，除非上下文另外清楚地指示，否則單數(shù)形式“一(a)”、“一個(an)”和“該(the)”包括復數(shù)指示物。因此，例如，術語“晶體管”意在表示單個晶體管或者晶體管組合。

圖1是用于向已知便攜式電氣系統(tǒng)中使用的帶隙基準電路饋送輸入電壓的集成系統(tǒng)的框圖。集成系統(tǒng)100典型地與較大電氣系統(tǒng)相關聯(lián)，以及例如可以使用任何數(shù)量的能量收獲機制以及(在一些實例中)升壓轉(zhuǎn)換器(boost converter)120從外部能量源110(例如，電池)獲得能量。升壓轉(zhuǎn)換器120典型地將從能量收獲源110獲得的電壓提高或者升高至高于V_BE的值。這還可以通過在發(fā)送至帶隙基準電路140之前通過DC-DC調(diào)節(jié)器130來穩(wěn)定。典型已知帶隙基準電路(諸如，帶隙基準電路140)限于使用高于BJT的V_BE的輸入電壓，因為這種已知帶隙基準電路在高于V_BE的電壓下使用電流源、電流鏡、電阻器、或者開關電容器網(wǎng)絡將電流注入到BJT中。然而，實現(xiàn)來自帶隙基準電路140的較低工作輸出電壓是超低功率(ULP)器件(包括用于物聯(lián)網(wǎng)的復雜IC、SoC、身體傳感器節(jié)點(BSN)和無線傳感器)所希望的。由于基準電壓用于接通ULP器件的電力供應，因此來自帶隙基準電路140的輸出電壓確定ULP器件可以接通和工作的電壓。較低帶隙基準電壓將減小ULP器件的接通電壓、減少功率損耗以及提高ULP器件的工作壽命。另外，較低的帶隙基準電壓還可以幫助ULP器件的微型化。

圖2是表示根據(jù)實施例在不同溫度上生成恒定電壓基準的帶隙基準電路的示意圖。帶隙基準電路200包括由與絕對溫度互補(CTAT)電壓產(chǎn)生電路205產(chǎn)生的BJT基極發(fā)射極電壓(V_BE)。CTAT電壓產(chǎn)生電路205包括以二極管配置連接至電源(在圖2中未示出)的BJT(在圖2中未示出)。CTAT電壓與BJT晶體管的V_BE相對應。由于隨著升高的溫度產(chǎn)生增大數(shù)量的載流子，因此V_BE的值隨著溫度升高而減小。由于載流子的數(shù)量隨溫度增加，因此晶體管(即，BJT)的導電性增大，因此減小V_BE的值。在圖2的示例中，V_BE以由-2.2mV/℃給出的斜率隨溫度增大而減小。電壓V_t是與絕對溫度成比例(PTAT)電壓產(chǎn)生電路210的輸出。不同于CTAT電壓產(chǎn)生電路205，在這里，隨著溫度增大，輸出電壓的幅度增大。在圖2的示例中，電壓V_t以由0.085mV/℃給出的斜率隨溫度增大而增大。電壓V_t在乘法器215處與常量K相乘以及在加法器220處與CTAT電壓(V_BE)相加以產(chǎn)生與溫度無關的帶隙基準電壓V_REF(其中V_REF＝V_BE+KV_t)。選擇乘法器215處的常量K的值以使得帶隙基準電路200的CTAT部分和PTAT部分的溫度相關性互相抵消以及V_REF成為與溫度無關的電壓基準(典型地在小于10ppm/℃的范圍中)。

圖3是使用小于雙極結(jié)型晶體管的基極-發(fā)射極電壓的輸入電壓的帶隙基準電路系統(tǒng)的示意圖示。帶隙基準電路系統(tǒng)300包括可操作地耦合至時鐘電路335的帶隙基準電路305。帶隙基準電路305包括第一電荷泵電路310、第二電荷泵電路320、第一基極-發(fā)射極電壓箝位315、第二基極-發(fā)射極電壓箝位325和基準產(chǎn)生電路330。應當注意，第二基極-發(fā)射極電壓箝位325中的BJT具有大于第一基極-發(fā)射極電壓箝位315中的BJT的器件寬度的器件寬度。帶隙基準電路系統(tǒng)300可以使用低于BJT的基極-發(fā)射極電壓(V_BE)的輸入(供應)電壓產(chǎn)生溫度不敏感的帶隙基準電壓(V_REF)。在這種實例中，第一電荷泵電路310(例如，升壓電路(諸如開關電容器電路))通過低于第一基極-發(fā)射極電壓箝位315中的BJT的V_BE的電壓將電流驅(qū)動到第一基極-發(fā)射極電壓箝位315(例如，包括并聯(lián)連接至第一負載電容器的第一雙極結(jié)型晶體管(BJT))中。這使得第一基極-發(fā)射極電壓箝位315將其基極-發(fā)射極電壓箝位在V_BE1處。類似地，第二電荷泵電路320通過低于第二基極-發(fā)射極電壓箝位325中的BJT的VBE的電壓將電流驅(qū)動到第二基極-發(fā)射極電壓箝位325(例如，還包括并聯(lián)連接至第二負載電容器的第二BJT)中。這使得第二基極-發(fā)射極電壓箝位325將其基極-發(fā)射極電壓箝位在不同電壓V_BE2處?；鶞十a(chǎn)生電路330可以包括，例如，可編程開關電容器電路可以由V_BE1和ΔV_BE(V_BE1-V_BE2)產(chǎn)生溫度不敏感的帶隙基準電壓(V_REF)，其可以是硅帶隙電壓的任何分數(shù)倍數(shù)。在一些配置中，基準產(chǎn)生電路330可以包括可以存儲電壓ΔV_BE的電容器。在這種配置中，基準產(chǎn)生電路330還可以包括加法電路，可以產(chǎn)生V_BE1和ΔV_BE的各種常量，隨后相加以產(chǎn)生期望的溫度不敏感帶隙基準電壓(V_REF)。

應當注意，產(chǎn)生V_BE1和ΔV_BE的常量的過程可以是例如時間選通過程，其中具有不同時間間隔(不重疊)的時鐘相位信號用于斷開和閉合電荷泵電路310和320以及基準產(chǎn)生電路330中的各種開關。這種時鐘相位由時鐘電路335發(fā)送的離散時鐘信號限定，該時鐘電路335可操作地耦合至帶隙基準電路305。時鐘電路335可以提供來自例如芯片上振蕩器、晶體振蕩器或者任何其它時鐘源的不同頻率的時鐘信號。另外，時鐘電路335還包括時鐘倍加器電路，用于使輸出時鐘信號的擺幅加倍以啟動可以通過至少V_BE的電壓電平的開關。下面將關于圖11-16對時鐘電路335進行更詳細的討論。

圖4是根據(jù)實施例使用開關電容器電荷泵驅(qū)動小于雙極結(jié)型晶體管的基極-發(fā)射極電壓的輸入電壓的帶隙基準電路的示意圖示。帶隙基準電路405包括開關電容器電荷泵410和420(各自包括電容器C_f)、基極-發(fā)射極電壓箝位415(包括BJT晶體管Q1和電容器C_L)、基極-發(fā)射極電壓箝位425(包括BJT晶體管Q2和電容器C_L)以及包括加法電路432和存儲電壓ΔV_BE的電容器C_b的基準產(chǎn)生電路430。開關電容器電荷泵410典型地由源V_in產(chǎn)生電壓。開關電容器電荷泵410的輸出連接至BJT Q1，BJT Q1進而將其輸出電壓箝位至V_BE1。類似地，開關電容器電荷泵420還由V_in產(chǎn)生電壓。開關電容器電荷泵420的輸出連接至BJT Q2，BJT Q2進而將其輸出電壓箝位至V_BE2。使用電荷泵410和420將電流驅(qū)動至BJT Q1和Q2中使能帶隙基準電路405的低電壓工作。另外，可以使用于提供開關電容器電荷泵410和420工作中使用的兩個時鐘相位φ1和φ2的時鐘信號的時鐘電路(例如，圖3所示時鐘電路335)在較低頻率和輸入電壓(V_in)下工作以降低功率消耗。當與已知帶隙電壓基準產(chǎn)生器相比時，開關電容器電荷泵410和420的較低V_in和較低時鐘頻率使能較低的功率消耗。在下面對圖4所示帶隙基準電路405的子組件中的每一個(例如，電荷泵410和420以及基準產(chǎn)生器電路430)進行描述。

對于圖4所示帶隙基準電路405，在一些實例中，第一BJT Q1可以從具有第一端子電壓的節(jié)點(標記為A)接收電流以及可以輸出第一基極-發(fā)射極電壓(V_BE1)，其中第一端子電壓(即，節(jié)點A處的電壓)與V_BE1基本上相對應或者低于V_BE1。在這種實例中，第二BJT Q2可以從具有第二端子電壓的節(jié)點(標記為B)接收電流以及可以輸出第二基極-發(fā)射極電壓(V_BE2)，其中第二端子電壓(即，節(jié)點B處的電壓)與V_BE2基本上相對應或者低于V_BE2。注意，第二BJT Q2具有大于第一BJT Q1的器件寬度(如從圖4中表示Q1的1和表示Q2的M看到的，其中M>1)。另外，在這種實例中，帶隙基準電路405還包括操作地耦合至第一BJT Q1和第二BJT Q2的基準產(chǎn)生電路430，其中基準產(chǎn)生電路430可以基于第一BJT Q1的基極發(fā)射極電壓(V_BE1)和第二BJT Q2的基極發(fā)射極電壓(V_BE2)產(chǎn)生帶隙基準電壓(V_REF)。

在圖4所示帶隙基準電路405的配置中，第一BJT Q1可以從電源(例如，V_in)接收第一BJT Q1(節(jié)點A處)的端子電壓而不產(chǎn)生高于第一BJT Q1的基極發(fā)射極電壓(V_BE1)的中間電壓。類似地，第二BJT Q2可以從電源(例如，V_in)接收第二BJT Q2(節(jié)點B處)的端子電壓而不產(chǎn)生高于第二BJT Q2的基極發(fā)射極電壓(V_BE2)的中間電壓。注意，第一BJT Q1通過至少一個電容器C_f從第一電荷泵電路410接收第一BJT Q1的電流。類似地，第二BJT Q2通過至少一個電容器C_f從第二電荷泵電路420接收第二BJT Q2的電流。

參照圖3和4，第一電荷泵電路410操作地耦合至第一BJT Q1和時鐘電路(例如，圖3中的時鐘電路335)。第一電荷泵電路410可以接收輸入電壓(V_in)以及可以輸出第一BJT Q1在節(jié)點A處的端子電壓，其中V_in小于節(jié)點A處的端子電壓。類似地，第二電荷泵電路420操作地耦合至第二BJT Q2和時鐘電路(例如，圖3中的時鐘電路335)。第二電荷泵電路420可以接收輸入電壓(V_in)以及可以輸出第二BJT Q2在節(jié)點B處的端子電壓，其中V_in小于節(jié)點B處的端子電壓。注意，由時鐘電路335發(fā)送的時鐘信號的頻率與第一BJT Q1的端子電壓(即，節(jié)點A處的電壓)反向地變化。

時鐘電路335發(fā)送具有第一時鐘相位φ1和第二時鐘相位φ2的時鐘信號。第一電荷泵電路410在接收第一時鐘相位φ1信號時具有第一配置以及在接收第二時鐘相位φ2信號時具有第二配置(如下面關于圖5-6更詳細討論的)。第一電荷泵電路410可以基于第一電荷泵410的第一配置和第二配置(如下面關于圖5-6更詳細討論的)期間存儲在第一電容器(C_f)處的電荷輸出第一BJT Q1的端子電壓(即，節(jié)點A處的電壓)。類似地，第一電荷泵電路420在接收第一時鐘相位φ1信號時具有第一配置以及在接收第二時鐘相位φ2信號時具有第二配置。第二電荷泵電路420可以基于第一電荷泵420的第一配置和第二配置期間存儲在第一電容器(C_f)處的電荷輸出第二BJT Q2的端子電壓(即，節(jié)點B處的電壓)。

圖5A-C是示出了與圖4所示帶隙基準電路相關聯(lián)的開關電容器電荷泵電路的充電的示意圖示。圖4和圖5A-C所示的開關電容器電荷泵410(也稱為電荷泵電路)可以使輸入電壓V_in升高兩倍(即，2*V_in)以及還可以用于輸出低于V_in的電壓值。圖5A所示的無載電荷泵電路410分別地使用不重疊的時鐘相位φ1和φ2。在如圖5B所示的時鐘相位φ1中的工作期間，節(jié)點1連接至V_in，以及節(jié)點2(圖5B所示)連接至接地，使電容器C_f的上極板充電到V_in以及使電容器C_f的下極板充電到接地。在如圖5C所示的時鐘相位φ2中的工作期間，節(jié)點2連接至V_in以及節(jié)點1連接至輸出電容器C_L。由于在時鐘相位φ1期間電容器C_f的上極板被充電到V_in，因此在時鐘相位φ2中使電容器C_f的下極板充電到V_in允許節(jié)點1處的電壓升至2*V_in(因為電容器C_f兩端的電壓是V_in)。在啟動時，電容器C_L在給定數(shù)量的開關周期之后最終充電至2*V_in的電壓。從而，圖5A所示的無載電荷泵電路410可以產(chǎn)生輸入電壓V_in兩倍的電壓。

圖6是圖5A所示將輸入電流驅(qū)動到基極發(fā)射極電壓箝位中的充電開關電容器電荷泵電路的示意圖示。充電開關電容器電荷泵電路410的輸出連接至基極發(fā)射極電壓箝位415的BJT Q1。注意，類似的充電開關電容器電荷泵電路420可以用于驅(qū)動包括BJT Q2(在圖4的示例中比Q1大M倍)的基極發(fā)射極電壓箝位425。在沒有BJT晶體管Q1的情況下，基極發(fā)射極電壓箝位415的輸出將升到2*V_in。然而，BJT晶體管Q1的存在將基極發(fā)射極電壓箝位415的輸出電壓限制到V_BE1。圖6所示電路的顯著優(yōu)勢是產(chǎn)生V_BE1時涉及的電壓V_in小于V_BE(其中對于晶體管Q1的情況，V_BE＝V_BE1，以及對于晶體管Q2的情況，V_BE＝V_BE2)。作為工作V_min的帶隙的最小電壓由下列式子給出：

其中N＝2適用于如在圖4-6中描述的電壓倍增開關電容器電荷泵。式1示出了在一些其它配置中，如果使用電壓三倍器或者更高階(即，N)開關電容器電荷泵，則可以獲得更低的V_in值。

圖7A-7B呈現(xiàn)作為溫度的函數(shù)由圖4的帶隙電壓基準電路產(chǎn)生的V_BE和ΔV_BE的變化的模擬結(jié)果。圖7A示出了V_BE1和V_BE2的溫度相關性，其中觀察到V_BE1和V_BE2兩者相對于溫度的CTAT行為。相反地，圖7B示出了ΔV_BE的溫度相關性，其中觀察到ΔV_BE相對于溫度的PTAT行為。已經(jīng)使用0.4V的V_in模擬了V_BE1、V_BE2和ΔV_BE的電壓。電壓V_BE1和ΔV_BE的權重相加以產(chǎn)生帶隙基準電壓。在一些實例中，圖4所示帶隙基準電路可以產(chǎn)生由下列方程式給出的帶隙基準電壓(V_REF)：

V_REF＝a(V_BE1+bΔV_BE) (2)

其中常量a和b涉及產(chǎn)生V_BE和ΔV_BE的權重以產(chǎn)生V_REF。注意，在其它實例中，使用V_BE1、V_BE2和ΔV_BE的不同值的不同加法電路(例如，圖4所示加法電路432)可以產(chǎn)生V_REF的不同值。如與使用已知方法中典型使用的電阻器相反，通過采用開關電容器電路技術限定或者確立上面的式2中的常量a和b。在這種已知方法中，使用電阻器增大低功率或者ULP器件的電路面積。帶隙基準電路的功率消耗典型地取決于電阻的值，典型地，較大的電阻導致較低的功率消耗。例如，200nW帶隙基準電路的設計中典型涉及的電阻器的大小為大約14MΩ。MΩ大小范圍中的電阻器典型地占據(jù)大物理面積(對于低功率或者ULP器件不合需要的特征)。另外，對于低功率應用，在已知帶隙基準電路中使用大電阻器以及這種大電阻器還增大帶隙基準電路的熱噪聲和閃爍噪聲。然而，使用開關電容器電路可以以顯著較低的面積限定或者確立這種常量(例如，如式2所示的a和b)。

上面描述的不同電壓參數(shù)(例如，V_BE1、V_BE2和ΔV_BE)可以是可縮放的，特別地對于動態(tài)電壓縮放(DVS)應用。式2中討論的帶隙基準電壓V_REF也是可縮放的，其中a和b是用于產(chǎn)生可縮放帶隙基準電壓的常量。在式2中，常量中的一個可以是自然數(shù)，而另一個常量是有理數(shù)。注意，用于物理地縮放不同電壓V_BE1、V_BE2和ΔV_BE的電路包括在基準產(chǎn)生電路的加法電路(例如，圖4所示加法電路432)內(nèi)。

圖8A-C是根據(jù)不同實施例用以對ΔV_BE進行縮放的不同縮放電路的示意圖示。如圖8A所示，電容器C_b連接在分別地具有V_BE1和V_BE2的電壓的節(jié)點之間，V_BE1和V_BE2的電壓由如圖4所示基于開關電容器電荷泵的帶隙基準電路產(chǎn)生(即，電容器C_b兩端的電壓為ΔV_BE)。為了產(chǎn)生不同帶隙基準電壓(V_REF)，ΔV_BE必須乘以不同常量(或者按照不同常量進行縮放)。圖8A-C中呈現(xiàn)的縮放電路800提供產(chǎn)生ΔV_BE的三個交替常量(即，一(圖8A)、二(圖8B)和三(圖8C))的方式。圖8A示出了用于產(chǎn)生1*ΔV_BE的電路，其僅僅是圖4所示的帶隙基準電路沒有由基準產(chǎn)生電路執(zhí)行的另外信號修改的基于電荷泵的部分。圖8B示出了使用兩個不重疊的時鐘相位φ1和φ2的用于產(chǎn)生2*ΔV_BE的縮放電路800。在相位φ2中，電壓V_BE1和V_BE2連接在電容器C_b1和C_b2的兩端。在相位φ1中，重新布置電容器的連接以及如圖8B所示C_b1的上極板連接至C_b2的下極板。這樣，C_b2的上極板上呈現(xiàn)的電壓為2*ΔV_BE。這是電壓倍增方案的描繪。類似地，圖8C示出了用于產(chǎn)生3*ΔV_BE的縮放電路850，該縮放電路850也使用兩個不重疊的時鐘相位φ1和φ2。圖8C中的電壓三倍電路850的功能與圖8B所示的電壓倍增電路類似。注意，改變縮放電路可以允許ΔV_BE按照任何整數(shù)值縮放或者乘以任何整數(shù)值。

在一些實例中，對于SoC應用可以包括多個帶隙基準電壓的產(chǎn)生以產(chǎn)生多個V_DDS值。在這種實例中，可以基于如圖4所示的晶體管Q2選擇ΔV_BE電壓。隨后，可以如上所述產(chǎn)生ΔV_BE的多個縮放值。這可以完成根據(jù)式2產(chǎn)生合適的V_REF值中涉及的縮放的一半。隨后，還可以產(chǎn)生V_BE的不同分數(shù)常數(shù)乘數(shù)以獲得SoC應用的合適帶隙基準電壓(V_REF)。

圖9A-C是根據(jù)實施例用以對VBE進行縮放的縮放電路的不同配置的示意圖示。注意，圖9A-C所示的縮放電路900將使V_BE按照分數(shù)(以及不是整數(shù))縮放或者使V_BE與分數(shù)相乘。V_BE的縮放電路900還包括具有不重疊時鐘相位φ1和φ2的開關電容器電路。圖9A示出了無載縮放電路900，用于在施加時鐘相位信號之前對V_BE進行縮放。在如圖9B所示的時鐘相位φ2中的工作期間，電容器C₂連接至V_BE，而電容器C₁連接至接地。因此，電容器C₂上存儲的電荷由下列給出：

Q₂＝V_BEC₂ (3)

相反，電容器C₁上存儲的電荷為零。在如圖9C所示的時鐘相位φ1中的工作期間，電容器C₁和C₂連接在一起，因此這樣電容器上的總電荷保持不變。因此：

Q₂＝Q_vx (4)

這樣，

V_BEC₂＝V_X(C₁+C₂) (5)

因此，V_x由下列給出：

從而，通過選擇電容器C₁和C₂的合適值，獲得V_X的值，如由式6給出的V_BE的幾分之一。本文關于圖8A-C和圖9A-C提出的討論涉及對電壓V_BE和ΔV_BE分別進行縮放。接著，討論了使基準產(chǎn)生電路中的縮放電壓V_BE和ΔV_BE相加以實現(xiàn)期望帶隙基準電壓值V_REF。

圖10A-C是根據(jù)實施例用于產(chǎn)生帶隙基準電壓的基準產(chǎn)生電路的示意圖示?；鶞十a(chǎn)生電路1000包括如在圖8A-C和圖9A-C中討論的用于產(chǎn)生V_BE和ΔV_BE的常量的電路以及還包括用以產(chǎn)生期望帶隙基準電壓值V_REF的開關電容器方案。圖10A示出了具有合適信號的基準產(chǎn)生電路1000(或者加法電路)。在時鐘相位φ2中的工作期間，閉合與(時鐘相位)信號φ2連接的開關以及如圖10B所示配置基準產(chǎn)生電路1000。在電容器C_a2、C_b1、C_b2和C_b3的上極板連接至V_BE1的同時，電容器C_a1放電至接地。電容器C_a2的下極板連接至接地，而電容器C_b1、C_b2和C_b3的下極板連接至V_BE2。這樣，C_a2兩端的電壓為V_BE1，而C_b1、C_b2和C_b3兩端的電壓為ΔV_BE。在時鐘相位φ1中的工作期間，重新配置開關以及如圖10C所示布置基準產(chǎn)生電路1000。首先，使電容器C_a1和C_a2連接以及電荷共享以產(chǎn)生帶隙基準電壓的V_BE分量。節(jié)點1處的電壓由下列給出：

另外，在時鐘相位φ1中的工作期間，電容器C_b1、C_b2和C_b3被重新布置以在節(jié)點1與節(jié)點2之間產(chǎn)生3*ΔV_BE，導致如下列所示期望帶隙基準電壓V_REF的產(chǎn)生：

上面所示方程式8示出了所提出的與溫度無關的帶隙基準電壓的產(chǎn)生。應當注意，V_REF的其它值可以是產(chǎn)生(或者獲得)的電容器C_a1和C_a2的不同值以及ΔV_BE的不同縮放因子(或者權重)。

圖1-10中描述的帶隙基準電路使用開關電容器電路，該開關電容器電路使用具有第一時鐘相位φ1和第二時鐘相位φ2的時鐘信號的兩個不重疊相位。由時鐘電路(例如，圖3所示時鐘電路335)產(chǎn)生時鐘信號以用于帶隙基準電路的正常運行。如由式8描述的與溫度無關的帶隙基準電壓(V_REF)與圖1-10中呈現(xiàn)的帶隙基準電路的實施例中的時鐘頻率無關。從而，可以通過在非常低的頻率下操作時鐘電路以減小或者最小化用于實現(xiàn)V_REF的時鐘電路的功率消耗。然而，時鐘信號的頻率應當足夠高以維持BJT Q1的偏置電壓(V_BE1)和BJT Q2的偏置電壓(V_BE2)免于泄漏。另外，由時鐘電路發(fā)送的時鐘信號的頻率與第一BJT(例如，圖4中的Q1)的端子電壓反向變化。從而，低頻低功率時鐘電路可以用于產(chǎn)生與期望溫度無關的帶隙基準電壓(V_REF)。

帶隙基準電路中使用的不同開關可以通過等于至少V_BE的電壓，該電壓是高于V_in的電壓。因此，與時鐘相位φ1和φ2相關聯(lián)的時鐘信號可以從0掃描至>V_BE。如果不這樣，開關(例如，NMOS開關)的柵極端子處的電壓輸入低于開關必須通過的電壓值(或者電壓電平)，則開關不能通過全電壓。相應地，由于帶隙基準電路中的開關(例如，加法電路和開關電容器電荷泵中的開關)通過高達V_BE的電壓，因此時鐘信號(驅(qū)動這種開關的柵極端子)具有基本上等于或者高于V_BE的電壓。

圖11示出了根據(jù)實施例用于帶通基準電壓電路的時鐘信號產(chǎn)生方案的框圖。時鐘電路1105可操作地耦合至帶隙電壓基準電路1140。時鐘電路1105包括振蕩器1120，用以提供初始時鐘信號。振蕩器1120可以是例如電流控制的環(huán)形振蕩器(例如，可以在0.4V V_in下產(chǎn)生大約30kHz的時鐘信號以及消耗大約2nW的功率)。在其它配置中，可以由例如芯片上振蕩器、晶體振蕩器(利用壓電材料的振蕩晶體的機械共振限定具有非常精確頻率的電信號的電子振蕩器電路)或者任何其它合適的時鐘源產(chǎn)生初始時鐘信號。時鐘電路1105還包括PTAT電流源1110和時鐘倍加器1130。PTAT電流源1110可以是為帶隙電壓基準電路1140供應V_in的相同源。時鐘倍加器1130用于使輸出時鐘信號的電壓掃描范圍加倍以使帶隙電壓基準電路1140中的開關能夠通過如上面討論的至少V_BE的電壓電平。應當注意，來自時鐘倍加器1130的輸出時鐘信號出現(xiàn)在兩個不重疊時鐘相位φ1和φ2中。

圖12是根據(jù)實施例的圖11所示的可以用于產(chǎn)生帶隙基準電路的時鐘信號的振蕩器的示意圖示。在圖12的示例中，振蕩器由電流控制的環(huán)形振蕩器電路1200表示。參照圖11-12，電流控制的環(huán)形振蕩器1200使用來自PTAT源1110的電流。該電流隨著溫度而增大但不隨著V_in而改變。由于PTAT電流源1110的功率消耗隨著V_in的增大而增大，因此電流控制的環(huán)形振蕩器1200的體系結(jié)構是這樣的，時鐘信號的頻率隨著V_in增大而降低以保持時鐘電路1105的功率消耗較低。這是由于電流控制的環(huán)形振蕩器中一個反相器單元(T_R0)的延遲由下列給出：

因此，環(huán)形振蕩器的頻率由下列給出：

式(10)給出電流控制的環(huán)形振蕩器的輸出頻率(f₀)的表達式。上述式9和10中使用的電流I0來自PTAT電流源(例如，圖11中的PTAT電流源1110)，其由于高電力供應抑制相對于V_in保持恒定。由于電流控制的環(huán)形振蕩器內(nèi)的電流I_p相對于I0保持恒定，因此式(11)示出了電流控制的環(huán)形振蕩器的輸出頻率(f₀)隨著V_in增大而降低，這幫助帶隙電壓基準電路的功率消耗相對于增大的V_in保持較低。

注意，如在圖11-12中描述的電流控制的時鐘源(通過使用環(huán)形振蕩器和PTAT電流源實現(xiàn)的)是迎合大范圍變化的V_in電壓以降低或者限制功率消耗的滿意選擇。然而，如果在一些配置中，諸如晶體振蕩器、系統(tǒng)時鐘或者實時時鐘的時鐘源已經(jīng)可用于其它應用的器件芯片上，則可以通過使用這種現(xiàn)有內(nèi)部時鐘源代替如上所述產(chǎn)生帶隙電壓基準電路的時鐘源以降低總系統(tǒng)功率。

如上所述，時鐘電路發(fā)送與時鐘相位φ1和φ2相關聯(lián)的時鐘信號，該時鐘信號從0V掃描至大于V_BE的電壓以使等于至少V_BE的電壓(高于V_in的電壓)通過帶隙基準電路(例如，開關電容器電荷泵電路、基準產(chǎn)生電路等等)中的一組開關以產(chǎn)生期望帶隙基準電壓(V_REF)。這是由于閉合開關以通過電壓涉及開關的晶體管的源極-漏極內(nèi)的固有電壓損耗。從而，為了使V_BE的電壓通過開關，時鐘信號必須掃描至大于V_BE的電壓值。否則，如果開關(例如，NMOS開關)的柵極端子處的輸入電壓低于開關必須通過的電壓值(或者電壓電平)，則開關不能通過全電壓(V_BE)。因此，在一些實例中，由振蕩器(例如，圖11中的振蕩器1120)產(chǎn)生的時鐘信號在發(fā)送至如下面更詳細討論的帶隙基準電路之前經(jīng)受信號提升或者提高(例如，通過時鐘倍加器)。

圖13A-B是圖4所示帶隙基準電路的開關的實現(xiàn)的示意圖示。圖13A示出了與基極-發(fā)射極電壓箝位電路415(包括BJT Q1和電容器C_L)電氣連接的開關電容器電荷泵電路410。圖13B示出了與時鐘相位信號φ2相關聯(lián)的開關417中的一個的實現(xiàn)。使用傳輸柵極(包括晶體管(金屬氧化物場效應晶體管(MOSFET))M_NS和M_PS)實現(xiàn)開關417。在一些實施例中，電壓V_BE2典型地由BJT Q1箝位在大約0.7-0.8V。在一些實施例中，以幅度V_in運行的時鐘相位信號φ2不能用于閉合開關417。在這種實施例中，時鐘相位信號φ2擺動至至少2*V_in的幅度以使傳輸柵極能夠?qū)⒍俗与妷篤_D適當?shù)貍鬟f到V_BE2中(由于傳輸柵極內(nèi)的晶體管M_NS和M_PS的源極-漏極內(nèi)的固有損耗)。因此，在這種實例中，實現(xiàn)時鐘倍增電路以將從0擺動至V_in的時鐘相位信號轉(zhuǎn)換成從0擺動至>V_BE2(例如，在該示例中，2*V_in)的時鐘相位信號。

圖14A-C是根據(jù)實施例在實現(xiàn)時鐘加倍技術以在不同相位處產(chǎn)生從0擺動至2V_in的時鐘信號時涉及的步驟的示意圖示。在時鐘電路的時鐘倍加器(例如，圖11所示的時鐘倍加器1130)中實現(xiàn)如圖14A-C所示的時鐘倍增涉及的步驟。圖14A示出了可以產(chǎn)生不重疊時鐘相位信號的第一電路部分1410。在圖14A中，第一電路部分1410從芯片上時鐘接收具有輸入電壓的時鐘信號(例如，CLK)。第一電路部分1410產(chǎn)生具有最小電壓(例如，0)和最大電壓(例如，V_in)的第一時鐘相位信號(例如，p1)。類似地，第一電路部分1410還產(chǎn)生不與第一時鐘相位信號重疊以及具有最小電壓(例如，0)和最大電壓(例如，V_in)的第二時鐘相位信號(例如，p2)。換言之，第一電路部分產(chǎn)生從0擺動至V_in的兩個不重疊信號。由于在信號p1具有零幅度的任何時間，信號p2具有V_in的幅度，因此信號p1和p2可以被看作不重疊。

信號p1和p2將用于使用如圖14B所示的第二電路部分產(chǎn)生從V_in擺動至2V_in的新信號。在圖14B中，第二電路部分(在圖14B中表示為兩個子部分1430和1435)操作地耦合至第一電路部分1410，其中第二電路部分1430和1435包括一組電容器和一組反相器，共同地配置為輸出第三時鐘相位信號(例如，x₁處表示的信號)和第四時鐘相位信號(例如，x₂處表示的信號)。第三時鐘相位信號(例如，x₁)和第四時鐘相位信號(例如，x₂)各自具有大于第一時鐘相位信號的最小電壓(例如，0)和第二時鐘相位信號的最小電壓(例如，0)的最小電壓(例如，V_in)。另外，第三時鐘相位信號(x₁)和第四時鐘相位信號(x₂)各自具有大于第一時鐘相位信號的最大電壓(V_in)和第二時鐘相位信號的最大電壓(V_in)的最大電壓(例如，2V_in)。在圖14B中，節(jié)點x_b1(子部分1430所示)和節(jié)點x_b2(子部分1435所示)是在V_in上運行的反相器的輸出以及因此節(jié)點x_b1和x_b2處的電壓從0擺動至V_in。節(jié)點x₁(在子部分1430中和節(jié)點x₂(在子部分1435中)通過二極管連接的NMOS晶體管連接至電容器。所使用的晶體管是低閾值電壓(L_VT)晶體管，以及從而由于L_VT晶體管具有高泄漏，因此在沒有負載的情況下，節(jié)點x₁和x₂將充電至V_in。此外，連接至節(jié)點x₁和x₂的電容器的下極板從0擺動至V_in。因此，這種電容器的上極板將從V_in擺動至2V_in，產(chǎn)生圖14B的圖表中分別在x₁處和在x₂處表示的信號。

使用圖14C所示第三電路部分將圖14B中分別在x₁處和在x₂處表示的信號轉(zhuǎn)換成可以從0擺動至2*V_in的信號。在圖14C中，第三電路部分(在圖14C表示為兩個子部分1450和1455)操作地耦合至第二電路部分(在圖14B中1430和1435)。第三電路部分1450和1455包括一組晶體管，可以輸出第五時鐘相位信號(例如，表示為φ1)和第六時鐘相位信號(例如，表示為φ2)。此外，第五時鐘相位信號(φ1)和第六時鐘相位信號(φ2)各自具有基本上等于第一時鐘相位信號的最小電壓(0)和第二時鐘相位信號的最小電壓(0)的最小電壓，以及第五時鐘相位信號(φ1)和第六時鐘相位信號(φ2)各自具有基本上等于第三時鐘相位信號(x₁)的最大電壓(2*V_in)和第四時鐘相位信號(x₂)的最大電壓(2*V_in)的最大電壓(2*V_in)。在圖14C中，在第三電路子部分1450中，當p₁處的電壓高時，x₂處的電壓也高，以及因此相位信號(φ1)的凈電壓被下拉至接地。當p1處的電壓為零時，x₂處的電壓低至V_in。此時，x₁處的電壓在2*V_in處。此時，PMOS晶體管接通以及將x₁電壓電平傳遞至時鐘相位信號φ1。因此，時鐘相位信號φ1從0擺動至2*V_in。類似地，時鐘相位信號φ2還以如圖14C中的圖表所示的不重疊方式從0擺動至2*V_in。

圖15A-B呈現(xiàn)向帶隙電壓基準電路發(fā)送升壓時鐘相位信號的時鐘倍加器電路的示例的模擬的結(jié)果。圖15A示出了信號p2(類似于圖14A中的相位信號p2)隨時間從0擺動至400mV(即，從0擺動至V_in)。圖15A還示出了信號x₁(類似于圖14B中的相位信號x₁)隨時間從350mV擺動至750mV(即，大致從V_in擺動至2*V_in)。圖15B示出了信號phi2(類似于圖14C中的相位信號φ2)隨時間從0擺動至750mV(即，大致從V_in擺動至2*V_in)。

參照圖3、4和14，在帶隙電壓基準電路系統(tǒng)的一些配置中，第一開關電容器電荷泵(例如，圖4中的開關電容器電荷泵410)(或者僅僅第一電荷泵)操作地耦合至時鐘電路(例如，圖3中的時鐘電路335)和帶隙基準電路的第一BJT(例如，圖4中的BJT Q1)。在這種配置中，第一開關電容器電荷泵可以接收第五時鐘相位信號(例如，圖14C中的時鐘相位信號φ1)和第六時鐘相位信號(例如，圖14C中的時鐘相位信號φ2)以及輸出驅(qū)動第一BJT(例如，圖4中的BJT Q1)的端子的電壓。類似地，在這種配置中，第二開關電容器電荷泵(例如，圖4中的開關電容器電荷泵410)(或者僅僅第二電荷泵)操作地耦合至時鐘電路(例如，圖3中的時鐘電路335)和帶隙基準電路的第二BJT(例如，圖4中的BJT Q2)。在這種配置中，第二開關電容器電荷泵可以接收第五時鐘相位信號(例如，圖14C中的時鐘相位信號φ1)和第六時鐘相位信號(例如，圖14C中的時鐘相位信號φ2)以及輸出驅(qū)動第一BJT(例如，圖4中的BJT Q1)的端子的電壓。

還參照圖3、4和14，時鐘電路(例如，圖3中的時鐘電路335)將具有特定頻率的時鐘信號發(fā)送至帶隙電壓基準電路(例如，圖3中的帶隙電壓基準電路305)。在這種配置中，第一開關電容器電荷泵(例如，圖4中的開關電容器電荷泵410)(或者僅僅第一電荷泵)操作地耦合至時鐘電路(例如，圖3中的時鐘電路335)和帶隙基準電路的第一BJT(例如，圖4中的BJT Q1)。在這種配置中，第一開關電容器電荷泵可以基于第五時鐘相位信號(例如，圖14C中的時鐘相位信號φ1)和第六時鐘相位信號(例如，圖14C中的時鐘相位信號φ2)輸出驅(qū)動第一BJT的端子的電壓(即，圖4中的節(jié)點A處的電壓)，其中第五時鐘相位信號和第六時鐘相位信號的頻率與第一BJT的輸入電壓(即，圖4中的節(jié)點A處的電壓)反向變化。類似地，在這種配置中，第二開關電容器電荷泵(例如，圖4中的開關電容器電荷泵410)(或者僅僅第二電荷泵)操作地耦合至時鐘電路(例如，圖3中的時鐘電路335)和帶隙基準電路的第二BJT(例如，圖4中的BJT Q2)。在這種配置中，第二開關電容器電荷泵可以基于第五時鐘相位信號(例如，圖14C中的時鐘相位信號φ1)和第六時鐘相位信號(例如，圖14C中的時鐘相位信號φ2)輸出驅(qū)動第二BJT的端子的電壓(即，圖4中的節(jié)點B處的電壓)，其中第五時鐘相位信號和第六時鐘相位信號的頻率與第二BJT的輸入電壓(即，圖4中的節(jié)點B處的電壓)反向變化。

圖16示出了根據(jù)實施例的整個帶隙基準電路的帶注釋布局。圖16所示的帶隙電壓基準電路具有0.0264mm²的面積以及可以例如在商用體130nm互補金屬－氧化物－半導體(CMOS)工藝或者其它類型的合適技術中實現(xiàn)。使用nMOS(或者n溝道MOSFET)電容器和金屬-絕緣體-金屬(MIM)電容器實現(xiàn)電容器。使用nMOS電容器實現(xiàn)V_BE產(chǎn)生電路和V_BE分數(shù)產(chǎn)生開關電容器電路(參見圖9中的電路)的負載電容器，而使用MIM電容器實現(xiàn)帶隙輸出產(chǎn)生(參見圖10中的電路)和ΔV_BE倍增電路(參見圖8中的電路)的負載電容器以避免下極板電容器寄生效應。由于圖16所示的帶隙電壓基準電路不使用大電阻器，因此如圖16所示的帶隙電壓基準電路的總面積顯著地小于已知低功率帶隙基準電路。圖16所示的帶隙電壓基準電路還在0.4V V_in下消耗19.2nW的功率，比已知非工作循環(huán)帶隙基準電路中使用的功率低一個數(shù)量級。

由于帶隙基準電路是開關電容器電路，因此帶隙基準電路在啟動時具有穩(wěn)定時間。圖17是帶隙基準電路在啟動時的瞬時行為的示例的圖形顯示。圖17示出了帶隙基準電路花費15毫秒穩(wěn)定在0.8V V_in處。在0.4V處，穩(wěn)定時間為90毫秒。穩(wěn)定時間直接取決于時鐘頻率和電力供應V_in。在一些配置中，帶隙基準電路的穩(wěn)定時間可以很大。在這種配置中，可以實現(xiàn)帶隙基準電路的快速啟動模式。在這種配置中，在快速啟動模式期間，使時鐘頻率比正常工作模式期間快幾倍，這可以減少帶隙基準電路的穩(wěn)定時間。這可以在加電快速啟動模式期間完成，其中時鐘源(例如，圖3中的時鐘電路335)的電流源增大幾倍，其隨后使時鐘頻率增大?？梢栽诳焖賳幽Ｊ街惺褂迷趩訋痘鶞孰娐菲陂g的20μs的穩(wěn)定時間。

在-20℃至100℃的溫度范圍中驗證帶隙基準電路的實施例的正確功能。盡管該范圍對于預期的ULP應用相當大，但是當與已知現(xiàn)有技術帶隙基準電路相比，帶隙基準電路在該范圍中的性能是相關的。圖18示出了對于-20℃至100℃的溫度范圍的帶隙基準電路輸出的實施例的模擬變化。帶隙基準電路可以提供500mV的輸出電壓以及輸出電壓在120℃的溫度變化上變化3mV，從而實現(xiàn)50ppm/℃的性能。如圖20所示這種帶隙基準電路隨著溫度的性能與已知技術相符以及可以在較高輸出電壓(即，>500mV的輸出電壓)處實現(xiàn)改進性能。

圖19呈現(xiàn)了示出關于工藝和不匹配變化的帶隙基準輸出的變化的示例的蒙特卡洛模擬的結(jié)果。圖19示出了帶隙基準電路的未調(diào)整輸出，其中輸出實現(xiàn)508mV的平均數(shù)(μ)以及5mv的標準偏差(σ)。帶隙基準電路的未調(diào)整輸出還示出了<3％的3σ變化?？梢酝ㄟ^使用開關電容器電路(參見圖8-10)中使用的電容器調(diào)整帶隙輸出以產(chǎn)生帶隙基準輸出的合適常量來減少圖19所示輸出(電壓)中的變化。

圖20呈現(xiàn)了示出關于隨輸入電壓(V_in)的變化的帶隙基準電壓的變化的示例的模擬結(jié)果。圖20示出了來自兩個不同源(即，外部時鐘和芯片上時鐘)的輸入電壓(V_in)的變化。圖20示出了當外部恒定時鐘源用于傳送V_in時帶隙基準電壓變化大致4％，以及當芯片上時鐘用于傳送V_in時帶隙基準電壓變化大致2％。因此，目前為止如本說明書中討論的使用芯片上時鐘使帶隙基準電路輸出方差減小大致50％。

本文討論的帶隙基準電路通過0.4V的最小輸入電壓進行工作，從而比已知帶隙基準電路提高超過兩倍。所提出的帶隙基準電路的功率消耗為19.2nW，其比在已知帶隙基準電路中沒有工作循環(huán)的情況下實現(xiàn)的低超過九倍。已知帶隙基準電路典型地通過在電容器上對基準電壓進行采樣(通過周期性地接通和關斷電容器)以實現(xiàn)170nW的低功率。還可以對本文描述的一個或者多個帶隙基準電路實施例施加工作循環(huán)以進一步降低功率。由于體系結(jié)構不使用已知體系結(jié)構典型使用的外部電流源，因此在本文描述的一個或者多個帶隙基準電路實施例中，電力供應變化可以更高。由于不使用大電阻器，因此還實現(xiàn)帶隙基準電路的減小面積(0.0264mm²)。

注意，上面討論的帶隙基準電路中使用的BJT已經(jīng)被示出為PNP BJT，僅作為示例，而不是作為限制。在其它配置中，帶隙基準電路中使用的BJT可以是一個或者多個NPN BJT。在這種配置中(即，在使用一個或者多個NPN BJT期間)，帶隙基準電路可以使用低于NPN BJT的基極-發(fā)射極電壓(V_BE)的輸入(供應)電壓產(chǎn)生溫度不敏感的帶隙基準電壓(V_REF)。注意，術語基極-發(fā)射極電壓(V_BE)旨在覆蓋NPN BJT的基極-發(fā)射極電壓和PNP BJT的發(fā)射極-基極電壓?？梢允褂肞NP BJT以及NPN BJT兩者實現(xiàn)目前為止描述的帶隙基準電路。此外，可以使用CMOS工藝制造使用PNP BJT的帶隙基準電路，以及可以使用biCMOS或者其它工藝制造使用NPN BJT的帶隙基準電路。

盡管上面已經(jīng)描述了各種實施例，但是應當理解，它們僅僅通過示例的方式而不是通過限制的方式給出。其中上面描述的方法指示以特定順序發(fā)生的特定事件，特定事件的順序可以修改。另外，在可能時可以在并行工序中同時執(zhí)行特定事件以及如上所述順序地執(zhí)行特定事件。同樣地，各種圖形可以描繪本發(fā)明的示例體系結(jié)構或者其它配置，其被完成以幫助理解可以包括在本發(fā)明中的特征和功能。盡管本發(fā)明不局限于圖示示例體系結(jié)構或者配置，但可以使用各種替換體系結(jié)構和配置來實現(xiàn)。另外，盡管上面關于各種示例性實施例和實現(xiàn)對本發(fā)明進行了描述，但是應當理解單個實施例中的一個或者多個中描述的各種特征和功能不限于對與它們一起描述的具體實施例的適用性，但是作為替代，可以單獨地或者以某種組合應用于本發(fā)明的其它實施例中的一個或者多個，不管是否描述了這種實施例以及不管這種特征是否被提供為所述實施例的一部分。因此，本發(fā)明的廣度和范圍不應該被上面描述的示例性實施例中的任何一個所限制。