帶隙基準(zhǔn)電路的制作方法
【專利摘要】本發(fā)明涉及一種帶隙基準(zhǔn)電路，其包括，一基準(zhǔn)電壓源VREF，所述基準(zhǔn)電壓源VREF拉伸門電壓V_REG實(shí)現(xiàn)內(nèi)部預(yù)穩(wěn)壓，并形成內(nèi)部預(yù)穩(wěn)壓電路；一帶隙核心電路，所述帶隙核心電路設(shè)有提高電源抑制比的自偏置共源共柵放大電路；一負(fù)反饋電路，所述負(fù)反饋電路為所述帶隙核心電路提供一個(gè)經(jīng)過穩(wěn)壓后的電源電壓VDD；一啟動(dòng)電路，所述啟動(dòng)電路在工作開始時(shí)拉伸所述基準(zhǔn)電壓源VREF使得所述自偏置共源共柵放大電路正常工作。本發(fā)明的帶隙基準(zhǔn)電路通過負(fù)反饋電路為帶隙核心電路提供一個(gè)經(jīng)過穩(wěn)壓后的電源電壓，同時(shí)在內(nèi)部采用自偏置共源共柵放大電路來提高電源抑制比，節(jié)省了面積和功耗。
【專利說明】帶隙基準(zhǔn)電路 【【技術(shù)領(lǐng)域】】
[0001] 本發(fā)明涉及帶隙基準(zhǔn)電路，尤其涉及一種電源管理芯片DC-DC轉(zhuǎn)換器中的帶隙基 準(zhǔn)電路。 【【背景技術(shù)】】
[0002] 帶隙基準(zhǔn)電路是DC-DC轉(zhuǎn)換器中不可或缺的一部分，由于PWM和PFM工作模式的 反饋電壓V fb都必須要和由帶隙基準(zhǔn)電路產(chǎn)生的參考電壓進(jìn)行比較。因此，精確的參考電壓 能夠參數(shù)準(zhǔn)確的調(diào)控電壓。
[0003] 帶隙基準(zhǔn)電壓的基本原理是利用兩個(gè)具有相反溫度系數(shù)的電壓以合適的權(quán)重相 力口，產(chǎn)生一個(gè)具有零溫度系數(shù)的電壓。雙極型晶體管（BJT)具有以下兩個(gè)特性：雙極型晶體 管的基極-發(fā)射極電壓Vbe與絕對(duì)溫度成反比；在不同的集電極電流下，兩個(gè)雙極型晶體管 的基極-發(fā)射極電壓電壓的差值A(chǔ)Vbe與絕對(duì)溫度成正比。因此雙極型晶體管通常是構(gòu)成 帶隙基準(zhǔn)電壓的核心。
[0004] 就目前而言，已經(jīng)有一系列的帶隙基準(zhǔn)電路被提出。這些電路中都采用運(yùn)算放大 器和額外的外加電路來實(shí)現(xiàn)比較高的PSRR (PowerSupplyRe jectionRatio)，但是這樣會(huì)增 加芯片的面積和功耗。為了滿足低電源電壓和低功耗的要求，應(yīng)該避免使用運(yùn)算放大器電 路，而用一種簡單的結(jié)構(gòu)實(shí)現(xiàn)高PSRR。同時(shí)，也應(yīng)該在比較寬的頻帶范圍內(nèi)實(shí)現(xiàn)高PSRR，從 而抑制芯片上的高速電路對(duì)帶隙基準(zhǔn)電路產(chǎn)生的影響。現(xiàn)有技術(shù)中有些電路所提出的帶隙 基準(zhǔn)是一個(gè)沒有使用運(yùn)算放大器的電路，雖然這種結(jié)構(gòu)獲得了很高的PSRR，并且功耗也很 低，但是該電路需要一個(gè)相對(duì)較大的電源電壓（VDD>4. 25V)。 【
【發(fā)明內(nèi)容】
】
[0005] 為解決上述技術(shù)問題，本發(fā)明提供了一種低功耗、低電源電壓和高PSRR的帶隙基 準(zhǔn)電路，其包括，
[0006] 一基準(zhǔn)電壓源VREF，所述基準(zhǔn)電壓源VREF拉伸門電壓V_REG實(shí)現(xiàn)內(nèi)部預(yù)穩(wěn)壓，并 形成內(nèi)部預(yù)穩(wěn)壓電路；
[0007] -帶隙核心電路，所述帶隙核心電路設(shè)有提高電源抑制比的自偏置共源共柵放大 電路；
[0008] -負(fù)反饋電路，所述負(fù)反饋電路為所述帶隙核心電路提供一個(gè)經(jīng)過穩(wěn)壓后的電源 電壓VDD ;
[0009] -啟動(dòng)電路，所述啟動(dòng)電路在工作開始時(shí)拉伸所述基準(zhǔn)電壓源VREF使得所述自 偏置共源共柵放大電路正常工作。
[0010] 優(yōu)選地，所述帶隙核心電路還包括第一電阻R1、第二電阻R2、第一雙極性晶體管 Q1、與第一雙極性晶體管Q1共同聯(lián)接基極的第二雙極性晶體管Q2以及第三雙極性晶體管 Q3。
[0011] 優(yōu)選地，所述負(fù)反饋電路設(shè)有晶體管M13以及晶體管M16,所述晶體管M13的柵極 連接所述自偏置共源共柵放大電路，所述晶體管M13的源極以及所述晶體管M16的漏極連 接門電壓V_REG，所述晶體管M13的漏極連接所述晶體管M16的柵極，所述晶體管M16的源 極連接接地基準(zhǔn)電壓，所述第一雙極性晶體管Q1、第二雙極性晶體管Q2以及第三雙極性晶 體管Q3的基極以及發(fā)射極共同耦合到接地基準(zhǔn)電壓，所述第三雙極性晶體管Q3的集電極 連接所述第二電阻R2,所述自偏置共源共柵放大電路通過第一電阻R1與第二雙極性晶體 管Q2集電極串聯(lián)連接，所述自偏置共源共柵放大電路、第一雙極性晶體管Q1以及第二雙極 性晶體管Q2產(chǎn)生一個(gè)PATA電流，所述PATA電流通過第二電阻R2形成PATA電壓。
[0012] 優(yōu)選地，所述自偏置共源共柵放大電路設(shè)有晶體管Ml、M2、M3、M4、M5、M6、M7、M8 以及第三電阻R3和第四電阻R4,通過第三電阻R3和第四電阻R4的電壓為晶體管M2、M3、 M4、M5、M6、M7以及M8提供偏置電壓。
[0013] 優(yōu)選地，所述啟動(dòng)電路設(shè)有晶體管MS1、MS2、MS3、MS4以及MS5,開始上電時(shí)，若電 路處于零偏置狀態(tài)，基準(zhǔn)電壓源VREF為低電平，MS2關(guān)斷，MS4導(dǎo)通，通過MS4和MS5組成的 電流鏡，使電流流入第三電阻R3,從而使電路進(jìn)入正常工作狀態(tài)，基準(zhǔn)電壓源VREF逐漸增 大后，MS2開啟，將啟動(dòng)電路關(guān)斷。
[0014] 優(yōu)選地，所述自偏置共源共柵放大電路包括一電流支路，所述電流支路由晶體管 M9以及晶體管M10串聯(lián)所述第二電阻R2組成，所述晶體管M9源極連接所述門電壓V_REG， 所述晶體管M9漏極連接所述晶體管M10的源極。
[0015] 優(yōu)選地，所述內(nèi)部預(yù)穩(wěn)壓電路包括晶體管Mil、晶體管M12、晶體管M13、晶體管 M14、晶體管M15、晶體管M17以及晶體管M18,所述晶體管Mil的源極連接所述門電壓V_ REG，所述晶體管Mil的漏極連接所述晶體管M12的漏極，所述晶體管M12的源極連接所述 接地基準(zhǔn)電壓，所述晶體管M14的漏極連接所述晶體管M13的漏極，所述電源電壓VDD連接 所述晶體管M15的源極，所述門電壓V_REG連接所述晶體管M15的漏極，所述晶體管M15的 漏極連接所述晶體管M16的漏極，所述晶體管Mil的漏極稱合所述晶體管M12、晶體管M14 以及晶體管M18的柵極，所述晶體管M17的源極連接電源電壓VDD，所述晶體管M17的漏極 連接所述晶體管M18的漏極，所述晶體管M17的漏極稱合所述晶體管M15以及晶體管M17 的柵極，所述晶體管M18的源極連接所述接地基準(zhǔn)電壓。
[0016] 本發(fā)明的帶隙基準(zhǔn)電路，通過負(fù)反饋電路為帶隙核心電路提供一個(gè)經(jīng)過穩(wěn)壓后的 電源電壓，同時(shí)在內(nèi)部采用自偏置共源共柵放大電路來提高電源抑制比，節(jié)省了面積和功 耗；自偏置共源共柵放大電路能夠提高PSRR性能，且省去了偏置電路，降低了功耗的同時(shí) 降低了電路的復(fù)雜度。 【【專利附圖】

【附圖說明】】
[0017] 圖1是本發(fā)明一實(shí)施例帶隙基準(zhǔn)電路示意圖；
[0018] 圖2是本發(fā)明一實(shí)施例帶隙基準(zhǔn)電路溫漂系數(shù)方針結(jié)果示意圖；
[0019] 圖3是本發(fā)明一實(shí)施例帶隙基準(zhǔn)電路PSRR仿真結(jié)果示意圖。 【【具體實(shí)施方式】】
[0020] 如圖1所示，為本發(fā)明一實(shí)施例帶隙基準(zhǔn)電路示意圖，本發(fā)明提供一種帶隙基準(zhǔn) 電路，其包括一基準(zhǔn)電壓源VREF，所述基準(zhǔn)電壓源VREF拉伸門電壓V_REG實(shí)現(xiàn)內(nèi)部預(yù)穩(wěn) 壓，并形成內(nèi)部預(yù)穩(wěn)壓電路；一帶隙核心電路，所述帶隙核心電路設(shè)有提高電源抑制比的自 偏置共源共柵放大電路；一負(fù)反饋電路，所述負(fù)反饋電路為所述帶隙核心電路提供一個(gè)經(jīng) 過穩(wěn)壓后的電源電壓VDD;-啟動(dòng)電路，所述啟動(dòng)電路在工作開始時(shí)拉伸所述基準(zhǔn)電壓源 VREF使得所述自偏置共源共柵放大電路正常工作。
[0021] 本發(fā)明的帶隙核心電路還設(shè)有第一電阻R1、第二電阻R2、第一雙極性晶體管Q1、 與第一雙極性晶體管Q1共同聯(lián)接基極的第二雙極性晶體管Q2以及第三雙極性晶體管Q3， 所述第一雙極性晶體管Q1集電極的自偏置共源共柵放大電路。
[0022] 本發(fā)明的負(fù)反饋電路設(shè)有晶體管M13以及晶體管M16,所述晶體管M13的柵極連 接所述自偏置共源共柵放大電路，所述晶體管M13的源極以及所述晶體管M16的漏極連接 門電壓V_REG，所述晶體管M13的漏極連接所述晶體管M16的柵極，所述晶體管M16的源極 連接接地基準(zhǔn)電壓，所述第一雙極性晶體管Q1、第二雙極性晶體管Q2以及第三雙極性晶體 管Q3的基極以及發(fā)射極共同耦合到接地基準(zhǔn)電壓，所述第三雙極性晶體管Q3的集電極連 接所述第二電阻R2,所述自偏置共源共柵放大電路通過第一電阻R1與第二雙極性晶體管 Q2集電極串聯(lián)連接，所述自偏置共源共柵放大電路、第一雙極性晶體管Q1以及第二雙極性 晶體管Q2產(chǎn)生一個(gè)PATA電流，所述PATA電流通過第二電阻R2形成PATA電壓。本發(fā)明通 過自偏置共源共柵放大電路、第一雙極性晶體管Q1以及第二雙極性晶體管Q2產(chǎn)生一個(gè)和 絕對(duì)溫度成比例的 PATA (Proportional to absolute temperature)電流，PTAT 電流通過 第二電阻R2轉(zhuǎn)換成一個(gè)與溫度系數(shù)成正比的電壓，與第三雙極型晶體管Q3的Vbe相加，產(chǎn) 生與溫度無關(guān)的電壓基準(zhǔn)。
[0023] 本實(shí)施例的自偏置共源共柵放大電路設(shè)有晶體管M1、M2、M3、M4、M5、M6、M7、M8以 及第三電阻R3和第四電阻R4,通過第三電阻R3和第四電阻R4的電壓為晶體管M2、M3、M4、 M5、M6、M7以及M8提供偏置電壓。
[0024] 本實(shí)施例的自偏置共源共柵放大電路包括一電流支路，所述電流支路由晶體管M9 以及晶體管M10串聯(lián)所述第二電阻R2組成，所述晶體管M9源極連接所述門電壓V_REG，所 述晶體管M9漏極連接所述晶體管M10的源極。晶體管M9和晶體管M10的作用是作為電流 鏡，為第二電阻R2和第三雙極性晶體管Q3提供偏置電流。
[0025] 圖1中其還示出晶體管Mil、M12以及M14,所述晶體管Mil的源極連接所述門電 壓V_REG，所述晶體管Mil的漏極連接所述晶體管M12的漏極，所述晶體管M12的源極連接 所述接地基準(zhǔn)電壓，所述晶體管M14的漏極連接所述晶體管M13的漏極。晶體管M9也為晶 體管Mil提供偏置，晶體管Mil和M12、M14構(gòu)成了電流鏡為自偏置共源共柵放大電路提供 偏置電流。
[0026] 本實(shí)施例還包括一電壓支路，所述電壓支路設(shè)有晶體管M15、晶體管M17以及晶體 管M18,所述電源電壓VDD連接所述晶體管M15的源極，所述門電壓V_REG連接所述晶體管 M15的漏極，所述晶體管M15的漏極連接所述晶體管M16的漏極，所述晶體管Mil的漏極奉禹 合所述晶體管M12、晶體管M14以及晶體管M18的柵極，所述晶體管M17的源極連接電源電 壓VDD,所述晶體管M17的漏極連接所述晶體管M18的漏極，所述晶體管M17的漏極稱合所 述晶體管M15以及晶體管M17的柵極，所述晶體管M18的源極連接所述接地基準(zhǔn)電壓。
[0027] 本發(fā)明通過晶體管Mil?M18實(shí)現(xiàn)內(nèi)部預(yù)穩(wěn)壓，當(dāng)電源電壓VDD(本發(fā)明中電源電 壓一般小于4. 25V)突然增大的時(shí)候，門電壓V_REG也隨之增大，晶體管M13的漏極隨著源 極的增大而增大，經(jīng)過晶體管M16構(gòu)成的共源放大電路后，門電壓V_REG又被拉低，從而提 高了 PSRR。自偏置共源共柵放大電路結(jié)構(gòu)能夠提高PSRR性能，自偏置省去了偏置電路，降 低了功耗的同時(shí)降低了電路的復(fù)雜度。
[0028] 本實(shí)施例帶隙基準(zhǔn)電路中的PTAT電流：
[0029]
【權(quán)利要求】
1. 一種帶隙基準(zhǔn)電路，其特征在于：其包括， 一基準(zhǔn)電壓源VREF，所述基準(zhǔn)電壓源VREF拉伸門電壓V_REG實(shí)現(xiàn)內(nèi)部預(yù)穩(wěn)壓，并形成 內(nèi)部預(yù)穩(wěn)壓電路； 一帶隙核心電路，所述帶隙核心電路設(shè)有提高電源抑制比的自偏置共源共柵放大電 路； 一負(fù)反饋電路，所述負(fù)反饋電路為所述帶隙核心電路提供一個(gè)經(jīng)過穩(wěn)壓后的電源電壓 VDD ； 一啟動(dòng)電路，所述啟動(dòng)電路在工作開始時(shí)拉伸所述基準(zhǔn)電壓源VREF使得所述自偏置 共源共柵放大電路正常工作。
2. 根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于：所述帶隙核心電路還包括第一 電阻R1、第二電阻R2、第一雙極性晶體管Q1、與第一雙極性晶體管Q1共同聯(lián)接基極的第二 雙極性晶體管Q2以及第三雙極性晶體管Q3。
3. 根據(jù)權(quán)利要求2所述的帶隙基準(zhǔn)電路，其特征在于：所述負(fù)反饋電路設(shè)有晶體管M13 以及晶體管M16,所述晶體管M13的柵極連接所述自偏置共源共柵放大電路，所述晶體管 M13的源極以及所述晶體管M16的漏極連接門電壓V_REG，所述晶體管M13的漏極連接所述 晶體管M16的柵極，所述晶體管M16的源極連接接地基準(zhǔn)電壓，所述第一雙極性晶體管Q1、 第二雙極性晶體管Q2以及第三雙極性晶體管Q3的基極以及發(fā)射極共同耦合到接地基準(zhǔn)電 壓，所述第三雙極性晶體管Q3的集電極連接所述第二電阻R2,所述自偏置共源共柵放大電 路通過第一電阻R1與第二雙極性晶體管Q2集電極串聯(lián)連接，所述自偏置共源共柵放大電 路、第一雙極性晶體管Q1以及第二雙極性晶體管Q2產(chǎn)生一個(gè)PATA電流，所述PATA電流通 過第二電阻R2形成PATA電壓。
4. 根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于：所述自偏置共源共柵放大電路 設(shè)有晶體管Ml、M2、M3、M4、M5、M6、M7、M8以及第三電阻R3和第四電阻R4，通過第三電阻R3 和第四電阻1?4的電壓為晶體管12、10、14、15、16、17以及18提供偏置電壓。
5. 根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于：所述啟動(dòng)電路設(shè)有晶體管MSI、 MS2、MS3、MS4以及MS5,開始上電時(shí)，若電路處于零偏置狀態(tài)，基準(zhǔn)電壓源VREF為低電平， MS2關(guān)斷，MS4導(dǎo)通，通過MS4和MS5組成的電流鏡，使電流流入第三電阻R3,從而使電路進(jìn) 入正常工作狀態(tài)，基準(zhǔn)電壓源VREF逐漸增大后，MS2開啟，將啟動(dòng)電路關(guān)斷。
6. 根據(jù)權(quán)利要求2所述的帶隙基準(zhǔn)電路，其特征在于：所述自偏置共源共柵放大電路 包括一電流支路，所述電流支路由晶體管M9以及晶體管M10串聯(lián)所述第二電阻R2組成，所 述晶體管M9源極連接所述門電壓V_REG，所述晶體管M9漏極連接所述晶體管M10的源極。
7. 根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于：所述內(nèi)部預(yù)穩(wěn)壓電路包括晶體 管Mil、晶體管M12、晶體管M13、晶體管M14、晶體管M15、晶體管M17以及晶體管M18,所述 晶體管Mil的源極連接所述門電&V_REG，所述晶體管Mil的漏極連接所述晶體管M12的漏 極，所述晶體管M12的源極連接所述接地基準(zhǔn)電壓，所述晶體管M14的漏極連接所述晶體管 M13的漏極，所述電源電壓VDD連接所述晶體管M15的源極，所述門電壓V_REG連接所述晶 體管M15的漏極，所述晶體管M15的漏極連接所述晶體管M16的漏極，所述晶體管Mil的 漏極耦合所述晶體管M12、晶體管M14以及晶體管M18的柵極，所述晶體管M17的源極連接 電源電壓VDD,所述晶體管M17的漏極連接所述晶體管M18的漏極，所述晶體管M17的漏極 耦合所述晶體管M15以及晶體管M17的柵極，所述晶體管M18的源極連接所述接地基準(zhǔn)電 壓。
【文檔編號(hào)】G05F1/56GK104122918SQ201310150190
【公開日】2014年10月29日 申請(qǐng)日期:2013年4月26日 優(yōu)先權(quán)日:2013年4月26日
【發(fā)明者】姚愛萍, 張金勇, 王磊 申請(qǐng)人:中國科學(xué)院深圳先進(jìn)技術(shù)研究院