一種多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)的制作方法
【專利摘要】本發(fā)明提出了一種多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，所述的數(shù)據(jù)采集系統(tǒng)基于的FPGA單元實(shí)現(xiàn)，所述數(shù)據(jù)采集系統(tǒng)包含：若干路并行的數(shù)據(jù)采集通道，用于將待測模擬信號進(jìn)行調(diào)理和放大，并將調(diào)理放大后的模擬信號轉(zhuǎn)換為數(shù)字信號；采集控制模塊，用于對控制并管理各數(shù)據(jù)采集通道，包括：各通道的啟動或停止命令、增益參數(shù)的下發(fā)，各數(shù)據(jù)采集通道數(shù)據(jù)的排列、抽取以及上傳數(shù)據(jù)的打包；總線控制模塊，用于根據(jù)CPCI總線協(xié)議控制多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)對外部總線的訪問和通訊，同時還自定義DSP和MCU接口；時鐘管理模塊，用于為各數(shù)據(jù)采集通道的模數(shù)轉(zhuǎn)換器、采集控制模塊和總線控制模塊提供時鐘。
【專利說明】一種多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于水聲信號處理及水聲電子設(shè)計(jì)領(lǐng)域，特別涉及多通道、大動態(tài)范圍、低 輸入噪聲、低通道間串?dāng)_的數(shù)據(jù)采集系統(tǒng)。

【背景技術(shù)】
[0002] 數(shù)據(jù)采集系統(tǒng)是水聲信號處理設(shè)備中必不可少的重要組成部分。隨著，現(xiàn)代水聲 信號處理技術(shù)的進(jìn)步，水聲信號采集的通道數(shù)量也在逐漸增加，所以高集成度的多通道數(shù) 據(jù)采集系統(tǒng)對于現(xiàn)代水聲信號處理技術(shù)的實(shí)踐具有尤為重要的意義。同時，由于水聲信號 的自身特點(diǎn)及水下環(huán)境特殊性，應(yīng)用于水聲信號處理系統(tǒng)中的數(shù)據(jù)采集系統(tǒng)要求有較大的 動態(tài)范圍及較低的輸入噪聲和通道間串?dāng)_。
[0003] 目前，已有的多通道數(shù)據(jù)采集系統(tǒng)動態(tài)范圍較小(例如NI公司的NI PXIe6363采 集卡，32通道，分辨率為16bit，理論動態(tài)范圍90dB)，而大動態(tài)范圍數(shù)據(jù)采集系統(tǒng)的單板通 道數(shù)量又有限(例如NI公司的NI PXIe4499數(shù)據(jù)采集卡，分辨率為24bit，理論動態(tài)范圍 138dB，有效動態(tài)范圍114dB，單板通道數(shù)為16)。在實(shí)現(xiàn)大規(guī)模水聲信號處理系統(tǒng)時，如果 數(shù)據(jù)采集系統(tǒng)單板通道數(shù)量有限，則需要同時使用多塊板卡，勢必增加系統(tǒng)的規(guī)模及復(fù)雜 程度，從而影響系統(tǒng)的可維護(hù)性及可操作性。目前，商用的基于選擇開關(guān)的多路模數(shù)轉(zhuǎn)換芯 片能實(shí)現(xiàn)高動態(tài)范圍和低輸入噪聲。然而，這些轉(zhuǎn)換芯片通過多路選擇開關(guān)復(fù)用內(nèi)部集成 的單個模數(shù)轉(zhuǎn)換器，在實(shí)現(xiàn)低諧波失真和低通道間串?dāng)_性能方面普遍存在困難。輸入噪聲、 諧波失真及通道間串?dāng)_將大大降低數(shù)據(jù)采集的有效動態(tài)范圍。
[0004] 綜上，現(xiàn)有的多通道數(shù)據(jù)采集系統(tǒng)在通道數(shù)量及動態(tài)范圍等性能上難以兼顧，還 不能很好地適應(yīng)水聲信號處理領(lǐng)域的應(yīng)用。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于，針對上述技術(shù)的不足，提供一種多通道、大動態(tài)范圍的數(shù)據(jù)采 集系統(tǒng)，同時滿足低輸入噪聲、低通道間串?dāng)_、低諧波失真、高共模抑制比等性能要求。
[0006] 為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，所述 的數(shù)據(jù)采集系統(tǒng)基于的FPGA單元實(shí)現(xiàn)，所述數(shù)據(jù)采集系統(tǒng)包含：
[0007] 若干路并行的數(shù)據(jù)采集通道，用于將待測模擬信號進(jìn)行調(diào)理和放大，并將調(diào)理放 大后的模擬信號轉(zhuǎn)換為數(shù)字信號；
[0008] 采集控制模塊，用于對控制并管理各數(shù)據(jù)采集通道，包括：各通道的啟動或停止命 令、增益參數(shù)的下發(fā)，各數(shù)據(jù)采集通道數(shù)據(jù)的排列、抽取以及上傳數(shù)據(jù)的打包；
[0009] 總線控制模塊，用于根據(jù)CPCI總線協(xié)議控制多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng) 對外部總線的訪問和通訊，同時還自定義DSP和MCU接口；
[0010] 時鐘管理模塊，用于為各數(shù)據(jù)采集通道的模數(shù)轉(zhuǎn)換器、采集控制模塊和總線控制 模塊提供時鐘；
[0011] 其中，所述各數(shù)據(jù)采集通道進(jìn)一步包含依次串聯(lián)連接的：調(diào)理電路、增益控制模 塊、Σ △模數(shù)轉(zhuǎn)換器和為模數(shù)轉(zhuǎn)換器提供參考電壓的基準(zhǔn)電源；
[0012] 所述調(diào)理電路采用電阻電容網(wǎng)絡(luò)對待測模擬信號進(jìn)行帶通濾波；所述增益控制 模塊對信號進(jìn)行放大，并依據(jù)對運(yùn)算放大器配置電阻的選擇進(jìn)而控制運(yùn)算放大器的放大倍 數(shù)；所述Σ △模數(shù)轉(zhuǎn)換器進(jìn)行信號的模數(shù)轉(zhuǎn)換。
[0013] 上述系統(tǒng)還包含：電源管理模塊，用于為各數(shù)據(jù)采集通道、采集控制模塊、總線控 制模塊和時鐘管理模塊提供工作電源。
[0014] 上述采集控制模塊基于FPGA電路實(shí)現(xiàn)，該采集控制模塊進(jìn)一步包含依次串聯(lián)連 接的：ADC接口控制子模塊、數(shù)據(jù)接收子模塊、數(shù)據(jù)輸出子模塊；
[0015] 所述ADC接口控制子模塊，用于負(fù)責(zé)各Σ Λ模數(shù)轉(zhuǎn)換器與FPGA的連接；
[0016] 所述數(shù)據(jù)接收子模塊，用于將模數(shù)轉(zhuǎn)換后的原始數(shù)據(jù)進(jìn)行逐點(diǎn)排列，并緩存在 FPGA的存儲器；
[0017] 所述數(shù)據(jù)輸出子模塊，用于按照上位機(jī)的要求將緩存中的數(shù)據(jù)進(jìn)行抽取，并重新 按通道順序排列為新的數(shù)據(jù)包，用于上位機(jī)或下一級處理器讀取。
[0018] 上述采集控制模塊還包含：FLASH存儲器和復(fù)位電路；
[0019] 所述FLASH存儲器，用于負(fù)責(zé)存儲FPGA的配置信息；
[0020] 所述復(fù)位電路，用于為FPGA提供復(fù)位信號。
[0021] 上述時鐘管理模塊進(jìn)一步包含：時鐘發(fā)生器、緩沖器、若干總線驅(qū)動器；
[0022] 所述時鐘發(fā)生器，用于基于晶振產(chǎn)生若干組同步時鐘信號；
[0023] 總線驅(qū)動器，用于將產(chǎn)生的每組時鐘信號轉(zhuǎn)化為8路AD_CLKx_n信號，再將這些時 鐘信號作為各數(shù)據(jù)采集通道的控制時鐘；
[0024] 其中，所述時鐘發(fā)生器通過SPI接口接收FPGA的控制，所述緩沖器用于將66MHz 晶振頻率輸出分別同步傳送給FPGA和PCI9656芯片。
[0025] 上述總線控制模塊進(jìn)一步包含：總線控制器、E2PR0M存儲器、FPGA總線控制子模 塊；
[0026] 所述總線控制器遵循標(biāo)準(zhǔn)的CPCI總線協(xié)議，用于負(fù)責(zé)與CPCI總線上的其它設(shè)備 進(jìn)行通訊；
[0027] 所述E2PR0M存儲器，用于負(fù)責(zé)存儲總線控制器的配置信息；
[0028] 所述FPGA總線控制子模塊，用于負(fù)責(zé)設(shè)置總線控制器的初始時鐘及時序，同時控 制FPGA與總線控制器的數(shù)據(jù)通訊。
[0029] 上述電源管理模塊包含：
[0030] 第一 DC/DC電源芯片，用于將來自CPCI總線的+5V電源同時轉(zhuǎn)換為+3. 3V、+2. 5V 及+1. 2V，所述3. 3V電源為FPGA提供工作電壓，所述+2. 5V及+1. 2V電源分別為FPGA芯片 的內(nèi)核及端口提供工作電壓；
[0031] 第二DC/DC電源芯片，用于將來自CPCI總線的+12V電源轉(zhuǎn)換為+5V數(shù)字電源，經(jīng) 濾波、隔離后再生成+5V模擬電源，其中模擬電源供模數(shù)轉(zhuǎn)換器的模擬電路使用，數(shù)字電源 供其它數(shù)字器件使用；
[0032] 第三DC/DC電源芯片和第四DC/DC電源芯片，用于將來自CPCI總線上的 +12V、-12V電壓轉(zhuǎn)換為+10V、-10V電壓，作為數(shù)據(jù)采集通道包含的放大器的工作電壓。
[0033] 與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果：
[0034] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)優(yōu)勢在于在單一的CPCI總線電路板上實(shí)現(xiàn)了 32 通道數(shù)據(jù)采集，并以24bit分辨率的模數(shù)轉(zhuǎn)換器并進(jìn)行有效濾波實(shí)現(xiàn)了大于123dB的有效 動態(tài)范圍數(shù)據(jù)采集，從而實(shí)現(xiàn)了多通道與大動態(tài)范圍數(shù)據(jù)采集的有機(jī)結(jié)合。同時，本發(fā)明也 達(dá)到了低輸入噪聲、低通道間串?dāng)_、低諧波失真、高共模抑制比等性能要求。

【專利附圖】

【附圖說明】
[0035] 圖1為本發(fā)明實(shí)施例中數(shù)據(jù)采集系統(tǒng)的總體結(jié)構(gòu)圖；
[0036] 圖2為本發(fā)明實(shí)施例中數(shù)據(jù)采集通道的結(jié)構(gòu)圖；
[0037] 圖3為本發(fā)明實(shí)施例中采集控制模塊的結(jié)構(gòu)圖；
[0038] 圖4為本發(fā)明實(shí)施例中時鐘管理模塊的結(jié)構(gòu)圖；
[0039] 圖5為本發(fā)明實(shí)施例中總線控制模塊的結(jié)構(gòu)圖；
[0040] 圖6為本發(fā)明實(shí)施例中電源管理模塊的結(jié)構(gòu)圖。
[0041] 圖7為本發(fā)明實(shí)施例中濾波電路原理圖。
[0042] 圖8為本發(fā)明實(shí)施例中增益控制電路原理圖。

【具體實(shí)施方式】
[0043] 下面結(jié)合附圖和實(shí)施例對本發(fā)明所述方法進(jìn)行詳細(xì)說明。
[0044] 如圖1所示，本發(fā)明提供的數(shù)據(jù)采集系統(tǒng)包括：32個數(shù)據(jù)采集通道，采集控制模 塊，時鐘管理模塊，總線控制模塊和電源管理模塊。每個數(shù)據(jù)采集通道包括獨(dú)立的調(diào)理電 路、增益控制模塊、Σ Λ模數(shù)轉(zhuǎn)換器及其外圍電路。外部待測模擬信號與各數(shù)據(jù)采集通道 的調(diào)理電路輸入端相連；各通道模數(shù)轉(zhuǎn)換器輸出端與采集控制模塊相連；各通道時鐘、采 集控制模塊、總線控制模塊時鐘由時鐘管理模塊統(tǒng)一提供；各通道及各模塊電源由電源管 理模塊統(tǒng)一提供。其中：
[0045] 數(shù)據(jù)采集通道，功能在于先將待測模擬信號進(jìn)行調(diào)理、放大，然后將模擬信號轉(zhuǎn)換 為數(shù)字信號。各通道采用獨(dú)立的24bit分辨率模數(shù)轉(zhuǎn)換器，在保證了大動態(tài)范圍的同時，也 降低了通道間串?dāng)_，從而進(jìn)一步保證了數(shù)據(jù)采集的有效動態(tài)范圍。
[0046] 采集控制模塊，功能在于對各采集通道的控制及數(shù)據(jù)管理，包括各通道的啟動/ 停止命令、增益參數(shù)的下發(fā)，各通道數(shù)據(jù)的排列、抽取以及上傳數(shù)據(jù)的打包等功能。時鐘管 理模塊，功能在于為各通道的模數(shù)轉(zhuǎn)換器提供時鐘，其優(yōu)點(diǎn)在所有時鐘信號統(tǒng)一由一個時 鐘發(fā)生器產(chǎn)生，并經(jīng)過驅(qū)動電路輸出，可以保證各通道時鐘的嚴(yán)格同步以及可靠的時鐘驅(qū) 動能力；同時，采集控制模塊和總線控制模塊的時鐘也由該模塊統(tǒng)一提供。
[0047] 總線控制模塊，功能在于根據(jù)標(biāo)準(zhǔn)的CPCI總線協(xié)議，控制整個系統(tǒng)對外部總線的 訪問及通訊，以使本數(shù)據(jù)采集系統(tǒng)可工作于CPCI系統(tǒng)之中。同時，還自定義了通訊接口，可 以與外部DSP、MCU等處理器進(jìn)行直接數(shù)據(jù)交換。
[0048] 電源管理模塊，功能在于給各數(shù)據(jù)采集通道、各模塊提供工作電源，其中包括 ±10V、+5V、+3. 3V、+2. 5V、+1. 2V電壓；同時，還負(fù)責(zé)電源的短路保護(hù)、過載保護(hù)等。
[0049] 時鐘管理模塊，功能在于為各通道的模數(shù)轉(zhuǎn)換器提供時鐘。傳統(tǒng)電路多采用FPGA 輸出時鐘作為數(shù)模轉(zhuǎn)換器時鐘，盡管電路簡單但往往會導(dǎo)致始終一致性差、驅(qū)動能力不足 等問題。本發(fā)明采用的電路采用獨(dú)立的專用時鐘發(fā)生器及總線驅(qū)動器，其優(yōu)點(diǎn)在于可以保 證各通道時鐘的嚴(yán)格同步以及可靠的時鐘驅(qū)動能力，極大地保證了個通道信號的相位一致 性；同時，采集控制模塊和總線控制模塊的時鐘也由該模塊統(tǒng)一提供。
[0050] 待測模擬信號連接于各數(shù)據(jù)采集通道的調(diào)理電路輸入端，經(jīng)濾波、放大等處理后， 模擬信號進(jìn)入到模數(shù)轉(zhuǎn)換器進(jìn)行模擬/數(shù)字信號轉(zhuǎn)化。各通道的數(shù)字信號分別輸入至采集 控制模塊進(jìn)行數(shù)據(jù)的排列、緩存。同時，采集控制模塊將已經(jīng)緩存的數(shù)據(jù)，根據(jù)上位機(jī)的要 求進(jìn)行重新抽取、打包，并通過總線控制模塊送至CPCI總線上，供上位機(jī)讀取，或?qū)⒋虬鼣?shù) 據(jù)直接送至自定義通訊接口，供下一級處理器讀取，以進(jìn)行數(shù)據(jù)處理。在整個系統(tǒng)運(yùn)行過程 中，上位機(jī)指令通過總線控制器發(fā)送給采集控制單元，再由采集控制單元直接控制各數(shù)據(jù) 采集通道，例如采集通道的開啟/停止、采集通道的信號增益調(diào)節(jié)、數(shù)據(jù)排列方式、緩存長 度等。
[0051] 實(shí)施例
[0052] 本發(fā)明的數(shù)據(jù)采集通道實(shí)施例如圖2所示，包括調(diào)理電路201、增益控制模塊202、 Σ Λ模數(shù)轉(zhuǎn)換器203、基準(zhǔn)電源204及其外圍電路。其中，調(diào)理電路201應(yīng)用常規(guī)的電阻電 容網(wǎng)絡(luò)對信號進(jìn)行帶通濾波，如圖7所示；增益控制模塊202應(yīng)用0ΡΑ209Α芯片對信號進(jìn)行 放大，應(yīng)用ADG608芯片選擇相對應(yīng)電阻網(wǎng)絡(luò)控制運(yùn)算放大器的放大倍數(shù)，從而實(shí)現(xiàn)對信號 增益的控制(傳統(tǒng)增益控制直接選用集成有增益控制電路的AD芯片，其問題在于會引入較 大的電噪聲，從而降低數(shù)據(jù)采集的有效動態(tài)范圍)，增益控制電路的原理圖如圖8所示。Σ Λ 模數(shù)轉(zhuǎn)換器203應(yīng)用AD7764芯片進(jìn)行信號的模數(shù)轉(zhuǎn)換，該模數(shù)轉(zhuǎn)換器分辨率為24bit，最大 的理論動態(tài)范圍可達(dá)到138dB。各通道均采用獨(dú)立的調(diào)理、增益控制及模數(shù)轉(zhuǎn)換電路，以保 證最低的通道間串?dāng)_，而各通道時鐘信號統(tǒng)一來自于時鐘管理模塊，以保證各通道嚴(yán)格的 相位一致性；基準(zhǔn)電源204應(yīng)用ADR444BR芯片實(shí)現(xiàn)基準(zhǔn)電壓模塊，為模數(shù)轉(zhuǎn)換器提供精確 的參考電壓。
[0053] 本發(fā)明的采集控制模塊實(shí)施例如圖3所示，主要由FPGA (Xilinx公司的 XC4SX35FF668芯片)實(shí)現(xiàn)，包括其外部電路及內(nèi)部模塊。其中，外部電路有FLASH存儲器304 (XCF16PV048芯片）、復(fù)位電路305 (ADM1818-10ART芯片）等。采集控制內(nèi)部模塊由邏輯編 程實(shí)現(xiàn)，主要包含：ADC接口控制子模塊301、數(shù)據(jù)接收子模塊302、數(shù)據(jù)輸出子模塊303等 部分。其中，ADC接口控制子模塊301負(fù)責(zé)模數(shù)轉(zhuǎn)換器與FPGA的連接，其接口是SPI連接 方式；數(shù)據(jù)接收子模塊302負(fù)責(zé)將接收到的原始數(shù)據(jù)進(jìn)行逐點(diǎn)排列，并緩存在FPGA的存儲 器中。數(shù)據(jù)輸出子模塊303按照上位機(jī)的要求將緩存中的數(shù)據(jù)進(jìn)行抽取，并重新按通道順 序排列為新的數(shù)據(jù)包，以便上位機(jī)或下一級處理器讀取。FLASH存儲器304負(fù)責(zé)存儲FPGA 的配置信息。305為FPGA提供可靠的復(fù)位信號。
[0054] 本發(fā)明的時鐘管理模塊實(shí)施例如圖4所示，包括高性能時鐘發(fā)生器⑶CE62005芯 片401、緩沖器CY2305CSXI402、總線驅(qū)動器74ALVCHR162245G403及其它外圍電路。高性能 時鐘發(fā)生器⑶CE62005芯片401負(fù)責(zé)產(chǎn)生4組同步時鐘信號，每組信號再經(jīng)總線驅(qū)動器403 轉(zhuǎn)化為各8路AD_CLKx_n信號，這些時鐘信號最終作為各數(shù)據(jù)采集通道的控制時鐘，這樣就 保證了 32路模數(shù)轉(zhuǎn)換器的時鐘一致性。同時，高性能時鐘發(fā)生器⑶CE62005芯片401通過 SPI接口受到FPGA的控制。緩沖器CY2305CSXI402則負(fù)責(zé)產(chǎn)生PCI9656BA芯片與FPGA總 線控制子模塊間的局部總線時鐘。
[0055] 本發(fā)明的總線控制模塊實(shí)施例如圖5所示，包括總線控制器501 (PCI9656BA芯 片)、E2PROM存儲器502 (93CS66L)、FPGA中的總線控制子模塊503及它其外圍電路。總線 控制器501遵循標(biāo)準(zhǔn)的CPCI總線協(xié)議，負(fù)責(zé)與CPCI總線上的其它設(shè)備進(jìn)行通訊。E2PROM 存儲器502存儲器則負(fù)責(zé)存儲總線控制器的配置信息。FPGA中的總線控制子模塊503負(fù)責(zé) 設(shè)置總線控制器的初始時鐘及時序，同時控制FPGA與總線控制器的數(shù)據(jù)通訊。
[0056] 電源管理模塊實(shí)施例如圖6所示，主要由型號為LTM4615IV的DC/DC電源芯片 601、型號為LM22673TJE-5. 0的DC/DC電源芯片602、型號為LT1086IM DC/DC電源芯片603、 型號為LT1185IQ的DC/DC電源芯片604及其它外圍電路實(shí)現(xiàn)。DC/DC電源芯片601將來自 CPCI總線的+5V電源同時轉(zhuǎn)換為+3. 3V、+2. 5V及+1. 2V，3. 3V電源為FPGA、PCI9656等器件 提供工作電壓，+2. 5V及+1. 2V電源為FPGA芯片的內(nèi)核及端口提供工作電壓。DC/DC電源 芯片602將來自CPCI總線的+12V電源轉(zhuǎn)換為+5V數(shù)字電源，經(jīng)濾波、隔離后再生成+5V模 擬電源，其中模擬電源供模數(shù)轉(zhuǎn)換器的模擬電路使用，數(shù)字電源供其它數(shù)字器件使用。DC/ DC電源芯片603、DC/DC電源芯片604則分別將來自CPCI總線上的+12V、-12V電壓轉(zhuǎn)換為 +10V、-10V電壓，作為采集通道放大器的工作電壓。
[0057] 總之，本發(fā)明提供一種多通道、大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，同時滿足低輸入噪 聲、低通道間串?dāng)_、低諧波失真、高共模抑制比等性能要求。該數(shù)據(jù)采集系統(tǒng)包括：32個數(shù) 據(jù)采集通道，1個采集控制模塊，1個時鐘管理模塊，1個總線控制模塊，1個電源管理模塊。 現(xiàn)有的多通道數(shù)據(jù)采集系統(tǒng)在通道數(shù)量及動態(tài)范圍等性能上難以兼顧，還不能很好地適應(yīng) 水聲信號處理領(lǐng)域的應(yīng)用。所以本發(fā)明針對目前技術(shù)的不足，提供一種多通道、大動態(tài)范圍 的數(shù)據(jù)采集系統(tǒng)。
[0058] 最后所應(yīng)說明的是，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限制。盡管參 照實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，對本發(fā)明的技術(shù)方 案進(jìn)行修改或者等同替換，都不脫離本發(fā)明技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本發(fā)明 的權(quán)利要求范圍當(dāng)中。
【權(quán)利要求】
1. 一種多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述的數(shù)據(jù)采集系統(tǒng)基于 FPGA單元實(shí)現(xiàn)，所述數(shù)據(jù)采集系統(tǒng)包含： 若干路并行的數(shù)據(jù)采集通道，用于將待測模擬信號進(jìn)行調(diào)理和放大，并將調(diào)理放大后 的模擬信號轉(zhuǎn)換為數(shù)字信號； 采集控制模塊，用于對控制并管理各數(shù)據(jù)采集通道，包括：各通道的啟動或停止命令、 增益參數(shù)的下發(fā)，各數(shù)據(jù)采集通道數(shù)據(jù)的排列、抽取以及上傳數(shù)據(jù)的打包； 總線控制模塊，用于根據(jù)CPCI總線協(xié)議控制多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)對外 部總線的訪問和通訊，同時還自定義DSP和MCU接口； 時鐘管理模塊，用于為各數(shù)據(jù)采集通道的模數(shù)轉(zhuǎn)換器、采集控制模塊和總線控制模塊 提供時鐘； 其中，所述各數(shù)據(jù)采集通道進(jìn)一步包含依次串聯(lián)連接的：調(diào)理電路、增益控制模塊、 Σ Λ模數(shù)轉(zhuǎn)換器和為模數(shù)轉(zhuǎn)換器提供參考電壓的基準(zhǔn)電源； 所述調(diào)理電路采用電阻電容網(wǎng)絡(luò)對待測模擬信號進(jìn)行帶通濾波；所述增益控制模塊對 信號進(jìn)行放大，并依據(jù)對運(yùn)算放大器配置電阻的選擇進(jìn)而控制運(yùn)算放大器的放大倍數(shù)；所 述Σ △模數(shù)轉(zhuǎn)換器進(jìn)行信號的模數(shù)轉(zhuǎn)換。
2. 根據(jù)權(quán)利要求1所述的多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述系統(tǒng) 還包含：電源管理模塊，用于為各數(shù)據(jù)采集通道、采集控制模塊、總線控制模塊和時鐘管理 模塊提供工作電源。
3. 根據(jù)權(quán)利要求1所述的多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述采集 控制模塊基于FPGA電路實(shí)現(xiàn)，該采集控制模塊進(jìn)一步包含依次串聯(lián)連接的：ADC接口控制 子模塊、數(shù)據(jù)接收子模塊、數(shù)據(jù)輸出子模塊； 所述ADC接口控制子模塊，用于負(fù)責(zé)各Σ Λ模數(shù)轉(zhuǎn)換器與FPGA的連接； 所述數(shù)據(jù)接收子模塊，用于將模數(shù)轉(zhuǎn)換后的原始數(shù)據(jù)進(jìn)行逐點(diǎn)排列，并緩存在FPGA的 存儲器； 所述數(shù)據(jù)輸出子模塊，用于按照上位機(jī)的要求將緩存中的數(shù)據(jù)進(jìn)行抽取，并重新按通 道順序排列為新的數(shù)據(jù)包，用于上位機(jī)或下一級處理器讀取。
4. 根據(jù)權(quán)利要求3所述的多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述采集 控制模塊還包含：FLASH存儲器和復(fù)位電路； 所述FLASH存儲器，用于負(fù)責(zé)存儲FPGA的配置信息； 所述復(fù)位電路，用于為FPGA提供復(fù)位信號。
5. 根據(jù)權(quán)利要求1所述的多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述時鐘 管理模塊進(jìn)一步包含：時鐘發(fā)生器、緩沖器、若干總線驅(qū)動器； 所述時鐘發(fā)生器，用于基于晶振產(chǎn)生若干組同步時鐘信號； 總線驅(qū)動器，用于將產(chǎn)生的每組時鐘信號轉(zhuǎn)化為8路AD_CLKx_n信號，再將這些時鐘信 號作為各數(shù)據(jù)采集通道的控制時鐘； 其中，所述時鐘發(fā)生器通過SPI接口接收FPGA的控制，所述緩沖器用于將66MHz晶振 頻率輸出分別同步傳送給FPGA和PCI9656芯片。
6. 根據(jù)權(quán)利要求1所述的多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述總線 控制模塊進(jìn)一步包含：總線控制器、E2PROM存儲器、FPGA總線控制子模塊； 所述總線控制器遵循標(biāo)準(zhǔn)的CPCI總線協(xié)議，用于負(fù)責(zé)與CPCI總線上的其它設(shè)備進(jìn)行 通訊； 所述E2PROM存儲器，用于負(fù)責(zé)存儲總線控制器的配置信息； 所述FPGA總線控制子模塊，用于負(fù)責(zé)設(shè)置總線控制器的初始時鐘及時序，同時控制 FPGA與總線控制器的數(shù)據(jù)通訊。
7.根據(jù)權(quán)利要求2所述的多通道大動態(tài)范圍的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述電源 管理模塊包含： 第一 DC/DC電源芯片，用于將來自CPCI總線的+5V電源同時轉(zhuǎn)換為+3. 3V、+2. 5V及 +1. 2V，所述3. 3V電源為FPGA提供工作電壓，所述+2. 5V及+1. 2V電源分別為FPGA芯片的 內(nèi)核及端口提供工作電壓； 第二DC/DC電源芯片，用于將來自CPCI總線的+12V電源轉(zhuǎn)換為+5V數(shù)字電源，經(jīng)濾 波、隔離后再生成+5V模擬電源，其中模擬電源供模數(shù)轉(zhuǎn)換器的模擬電路使用，數(shù)字電源供 其它數(shù)字器件使用； 第三DC/DC電源芯片和第四DC/DC電源芯片，用于將來自CPCI總線上的+12V、-12V電 壓轉(zhuǎn)換為+10V、_10V電壓，作為數(shù)據(jù)采集通道包含的放大器的工作電壓。
【文檔編號】G05B19/418GK104122851SQ201310150207
【公開日】2014年10月29日 申請日期:2013年4月26日 優(yōu)先權(quán)日:2013年4月26日
【發(fā)明者】張志博 申請人:中國科學(xué)院聲學(xué)研究所